TMS320c54XcPU结构图 连结内部总线图 Ex编码器|EXP MUX T寄存器 V■ TID TIAlBIC BACD Sign ct A4D[B(40): Sgn ctr/ Sign ctr/ ign 「乘法器17×17) MUX 桶形移位器 ALU(40) 士-B Fractional MUX MAC 桶形移位寄存器 Adder(40 MSW/LSW CSSU COMP 选择器 E ■zER° SAT ROUND TRN TC 21
TMS320C54x CPU结构图 连结内部总线图 ALU MAC 桶 形 移 位 寄 存 CSSU 器 EXP 21
第2章TMS320c54X的硬件结构及原理 c54xCPU主要包括下列器件: ①1个40位的算术逻辑单元(ALU); ②2个40位的累加器(AcCA、AcCB); ③1个桶形移位器; ④1个乘法器与加法器组成的乘法累加单元(MAc); ⑤1个比较、选择和存储单元(cSSU),在图2-2中 由cOM,TRN和Tc等部分组成; ⑥1个指数编码器(EXP); ⑦2个16位的状态控制寄存器ST0、ST1;1个16位 的处理器模式状态寄存器PMsT; ⑧程序地址发生逻辑和数据地址发生逻辑
第2章 TMS320C54x的硬件结构及原理 C54x CPU主要包括下列器件： ①1个40位的算术逻辑单元（ALU）； ②2个40位的累加器（ACCA、ACCB）； ③1个桶形移位器； ④1个乘法器与加法器组成的乘法-累加单元(MAC)； ⑤1个比较、选择和存储单元（CSSU），在图2-2中 由COM, TRN和TC等部分组成； ⑥1个指数编码器（EXP）； ⑦2个16位的状态控制寄存器ST0、ST1; 1个16位 的处理器模式状态寄存器PMST； ⑧程序地址发生逻辑和数据地址发生逻辑。 22
第2章TMS320c54X的硬件结构及原理 231累加器和算术逻辑运算单元(ALU) ①累加器A和B的构造图: 39 3231 1615 累加器A结构图 AG AL 保护位 高阶位 低阶位 39 3231 1615 0 累加器B结构图 BG BH BL 保护位 高阶位 低阶位 23
第2章 TMS320C54x的硬件结构及原理 2.3.1 累加器和算术逻辑运算单元(ALU) BG BH BL 39 32 31 16 15 0 AG AH AL 39 32 31 16 15 0 累加器A结构图 累加器B结构图 保护位 高阶位 低阶位 保护位 高阶位 低阶位 ① 累加器A和B的构造图： 23
第2章TMS320c54X的硬件结构及原理 ②算术逻辑运算单元ALU CB150CB0 DB15NDBO 16 40 40 Ⅱs桶形移位 MUX MUX 器输出 A1「B1 sM[将号cr 符号ctr人SKM 40 40 MUX ALU B B TC MAc输出-则 40 ALU的功能框图 24
第2章 TMS320C54x的硬件结构及原理 ALU的功能框图 40 40 40 40 40 16 16 MUX A B ALU 符号ctr 符号ctr MUX MUX CB15~CB0 DB15~DB0 MAC输出 SXM SXM OVM C16 C ZA/ZB TC Y X A M U B C B A T D S OVA/OVB 桶形移位 器输出 ② 算术逻辑运算单元ALU 24
第2章TMS320c54X的硬件结构及原理 ②算术逻辑运算单元ALU C54x的ALU是40位的,与累加器结合可以完 成宽范围的算术及逻辑运算,结果为40位长 多数运算可在单周期内完成 其运算结果通常被送入累加器A或B中,(除了 从存储器到存储器的操作指令如ADDM、 ANDM、ORM和XORM之外,这些运算结果存 入指令指定的目的存储器)
第2章 TMS320C54x的硬件结构及原理 ② 算术逻辑运算单元ALU ➢C54x的ALU是40位的，与累加器结合可以完 成宽范围的算术及逻辑运算，结果为40位长 ➢多数运算可在单周期内完成 ➢ 其运算结果通常被送入累加器A或B中，( 除了 从存储器到存储器的操作指令如ADDM、 ANDM、ORM和XORM之外，这些运算结果存 入指令指定的目的存储器）。 25