属性描述 描述时钟边沿的属性‘ EVENT FEVENT属性属于信号类属性。描述信号边沿出现的时刻 如:时钟上升沿 IF(clk'EVENT AND clk=1THEN <=d 《总目录)《退出
26 属性描述 描述时钟边沿的属性‘EVENT ‘EVENT属性属于信号类属性。描述信号边沿出现的时刻 如：时钟上升沿 IF(clk’EVENT AND clk=‘1’)THEN q<=d; > 总目录 退出
例:设计一个2选1的数据选择器 D1 tmp1 tILp2 DO 《总目录)《退出
27 例：设计一个2选1的数据选择器 > 总目录 退出
2选1的数据选择器 LIBRARY IEEE. USE IEEE STD LOGIC 1164ALLS ENTITY mux S PORT(DO, D1, sel: IN BIT F: OUT BIT); END mux. ARCHITECTURE rt OF mux IS SIGNAL tmp1, tmp2: BIT; BEGIN tmp1<=D1 AND sel; tmp<=D0 AND(NOT sel F <=tmp1 OR tmp2; END rt 《总目录)《退出
28 2选1的数据选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux IS PORT (D0,D1,sel: IN BIT; F: OUT BIT); END mux; ARCHITECTURE rtl OF mux IS SIGNAL tmp1, tmp2: BIT; BEGIN tmp1<=D1 AND sel; tmp2<=D0 AND (NOT sel ); F <=tmp1 OR tmp2; END rtl; > 总目录 退出
VHDL基本设计单元构成 一个完整的设计单元 LIBRARY IEEE. 库 USE IEEE STD LOGIO1164AL;包集合 NTTY实体名字IS PoRT(端口名,…) END实体名; ARCHITCTURE构造体名OF实体名Is 定义语句:信号常数,数据类型等 BEGIN 并发语句] END构造体名; 《总目录)《退出
29 VHDL基本设计单元构成 一个完整的设计单元 LIBRARY IEEE; 库 USE IEEE.STD_LOGIC_1164.ALL; 包集合 ENTITY 实体名字 IS PORT (端口名，…）； END 实体名； ARCHITCTURE 构造体名 OF 实体名 IS 定义语句：信号常数，数据类型等 BEGIN [并发语句] END 构造体名； > 总目录 退出
2选1的数据选择器 LIBRARY IEEE USE IEEE STD LOGIC 1164ALL. ENTITY mux Is PORT(DO, D1, sel: IN BIT F: OUT BIT); END mux. ARCHITECTURE rtl OF mux IS SIGNAL tmp1. tmp: bIt BEGIN tmp1<=D1 AND sel; tmp<=D0 AND(NOT sel F<=tmp1 OR tmp END rtI: 《总目录)《退出
30 2选1的数据选择器 ENTITY mux IS PORT (D0,D1,sel: IN BIT; F: OUT BIT); END mux; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ARCHITECTURE rtl OF mux IS SIGNAL tmp1, tmp2: BIT; BEGIN tmp1<=D1 AND sel; tmp2<=D0 AND (NOT sel ); F <=tmp1 OR tmp2; END rtl; > 总目录 退出