燕山大学自动化系 1.数据和地址引脚(续2) A1/S6A16/S3(Address/Status 地址/态分时复用引脚,输出、三态 这些引脚在访问存储器的第一个时钟周期 输出高4位地址A1~A16 ·在访问外设的第一个时钟周期全部输出低 电平无效 其他时间输出状态信号S6~S3 202l/2/24 第二章计算机总线技术
—计算机控制系统— 燕山大学自动化系 2021/2/24 第二章 计算机总线技术 16 1. 数据和地址引脚（续2） A19/S6 ～A16/S3（Address/Status） • 地址/状态分时复用引脚，输出、三态 • 这些引脚在访问存储器的第一个时钟周期 输出高4位地址A19 ～A16 • 在访问外设的第一个时钟周期全部输出低 电平无效 • 其他时间输出状态信号S6 ～S3
燕山大学自动化系 2.读写控制引脚 ALE (Address Latch Enable) 地址锁存允许,输出、三态、高电平有效 ALE引脚高有效时,表示复用引脚: AD,AD和AS6A6S3正在传送地址 信息 由于地址信息在这些复用引脚上出现的时 间很短暂,所以系统可以利用ALE引脚将 地址锁存起来 202l/2/24 第二章计算机总线技术
—计算机控制系统— 燕山大学自动化系 2021/2/24 第二章 计算机总线技术 17 2. 读写控制引脚 ALE（Address Latch Enable） • 地址锁存允许，输出、三态、高电平有效 • ALE引脚高有效时，表示复用引脚： AD7 ～AD0和A19/S6 ～A16/S3正在传送地址 信息 • 由于地址信息在这些复用引脚上出现的时 间很短暂，所以系统可以利用ALE引脚将 地址锁存起来
燕山大学自动化系 2.读写控制引脚(续1) IO/M*(Input and Output/Memory) I/O或存储器访问,输出、三态 该引脚输出高电平时,表示CPU将访问 I/O端口,这时地址总线A15~A提供16位 IO口地址 该引脚输出低电平时,表示CPU将访问存 储器,这时地址总线A1~A提供20位存 储器地址 202l/2/24 第二章计算机总线技术
—计算机控制系统— 燕山大学自动化系 2021/2/24 第二章 计算机总线技术 18 2. 读写控制引脚（续1） IO/M*（Input and Output/Memory） • I/O或存储器访问，输出、三态 • 该引脚输出高电平时，表示CPU将访问 I/O端口，这时地址总线A15 ～A0提供16位 I/O口地址 • 该引脚输出低电平时，表示CPU将访问存 储器，这时地址总线A19 ～A0提供20位存 储器地址
燕山大学自动化系 2.读写控制引脚(续2) WR*( Write) 写控制,输出、三态、低电平有效 有效时,表示CPU正在写出数据给存储器 或IO端口 RD*(Read) 读控制,输出、三态、低电平有效 有效时,表示CPU正在从存储器或IO端 口读入数据 202l/2/24 第二章计算机总线技术
—计算机控制系统— 燕山大学自动化系 2021/2/24 第二章 计算机总线技术 19 2. 读写控制引脚（续2） WR*（Write） • 写控制，输出、三态、低电平有效 • 有效时，表示CPU正在写出数据给存储器 或I/O端口 RD*（Read） • 读控制，输出、三态、低电平有效 • 有效时，表示CPU正在从存储器或I/O端 口读入数据
燕山大学自动化系 2.读写控制引脚(续3) O/M*、WR*和RD*是最基本的控制信号 组合后,控制4种基本的总线周期 总线周期IOM*WR*RD* 存储器读 存储器写 I/O读 低低高高 高低高低 低高低高 I/O写 202l/2/24 第二章计算机总线技术
—计算机控制系统— 燕山大学自动化系 2021/2/24 第二章 计算机总线技术 20 2. 读写控制引脚（续3） • IO/M*、WR*和RD*是最基本的控制信号 • 组合后，控制4种基本的总线周期 总线周期 IO/M* WR* RD* 存储器读 低 高 低 存储器写 低 低 高 I/O读 高 高 低 I/O写 高 低 高