3.波形输入方式 波形输入主要用于建立和编辑波形设计文件以及输 入仿真向量和功能测试向量。波形设计输入适合用于 时序逻辑和有重复性的逻辑函数,系统软件可以根据 用户定义的输入输出波形自动生成逻辑关系。 波形编辑功能还允许设计者对波形进行拷贝、剪 切、粘贴、重复与伸展。从而可以用内部节点、触发 器和状态机建立设计文件,并将波形进行组合,显示 各种进制的状态值。还可以通过将一组波形重叠到另 组波形上,对两组仿真结果进行比较。 2021/2/23 囚区
2021/2/23 21 3. 波形输入方式 波形输入主要用于建立和编辑波形设计文件以及输 入仿真向量和功能测试向量。波形设计输入适合用于 时序逻辑和有重复性的逻辑函数，系统软件可以根据 用户定义的输入/输出波形自动生成逻辑关系。 波形编辑功能还允许设计者对波形进行拷贝、剪 切、粘贴、重复与伸展。从而可以用内部节点、触发 器和状态机建立设计文件，并将波形进行组合，显示 各种进制的状态值。还可以通过将一组波形重叠到另 一组波形上，对两组仿真结果进行比较
123设计处理 这是EDA设计中的核心环节。在设计处理阶段, 编译软件将对设计输入文件进行逻辑化简、综合和 优化,并适当地用一片或多片器件自动地进行适配, 最后产生编程用的编程文件。设计处理主要包括设 计编译和检查、逻辑优化和综合、适配和分割、布 局和布线、生成编程数据文件等过程。 2021/2/23 囚区
2021/2/23 22 1.2.3 设计处理 这是EDA设计中的核心环节。在设计处理阶段， 编译软件将对设计输入文件进行逻辑化简、综合和 优化，并适当地用一片或多片器件自动地进行适配， 最后产生编程用的编程文件。设计处理主要包括设 计编译和检查、逻辑优化和综合、适配和分割、布 局和布线、生成编程数据文件等过程
1.设计编译和检查 设计输入完成之后,立即进行编译。在编译过 程中首先进行语法检验,如检查原理图的信号线有 无漏接,信号有无双重来源,文本输入文件中关键 字有无错误等各种语法错误,并及时标出错误的位 置信息报告,供设计者修改。然后进行设计规则检 验,检查总的设计有无超出器件资源或规定的限制 并将编译报告列出,指明违反规则和潜在不可靠电 路的情况以供设计者纠正 2021/2/23 囚区
2021/2/23 23 1. 设计编译和检查 设计输入完成之后，立即进行编译。在编译过 程中首先进行语法检验，如检查原理图的信号线有 无漏接，信号有无双重来源，文本输入文件中关键 字有无错误等各种语法错误，并及时标出错误的位 置信息报告，供设计者修改。然后进行设计规则检 验，检查总的设计有无超出器件资源或规定的限制 并将编译报告列出，指明违反规则和潜在不可靠电 路的情况以供设计者纠正
12.逻辑优化和综合 逻辑优化是化简所有的逻辑方程或用户自建的宏, 使设计所占用的资源最少。综合的目的是将多个模块 化设计文件合并为一个网表文件,并使层次设计平面 化(即展平) 3.适配和分割 在适配和分割过程,确定优化以后的逻辑能否与 下载目标器件CPLD或FPGA中的宏单元和ⅣO单元适 配,然后将设计分割为多个便于适配的逻辑小块形式 映射到器件相应的宏单元中。如果整个设计不能装入 片器件时,可以将整个设计自动分割成多块并装入 同一系列的多片器件中去。 2021/2/23
2021/2/23 24 2. 逻辑优化和综合 逻辑优化是化简所有的逻辑方程或用户自建的宏， 使设计所占用的资源最少。综合的目的是将多个模块 化设计文件合并为一个网表文件，并使层次设计平面 化（即展平）。 3. 适配和分割 在适配和分割过程，确定优化以后的逻辑能否与 下载目标器件CPLD或FPGA中的宏单元和I/O单元适 配，然后将设计分割为多个便于适配的逻辑小块形式 映射到器件相应的宏单元中。如果整个设计不能装入 一片器件时，可以将整个设计自动分割成多块并装入 同一系列的多片器件中去
4.布局和布线 布局和布线工作是在设计检验通过以后由软件自动 完成的,它能以最优的方式对逻辑元件布局,并准确 地实现元件间的布线互连。布局和布线以后,软件会自 动生成布线报告,提供有关设计中各部分资源的使用 情况等信息 5.生成编程数据文件(JED文件) 设计处理的最后一步是产生可供器件编程使用的 数据文件。对CPLD来说,是产生熔丝图文件,即 JEDEC文件(电子器件工程联合会制定的标准格式, 简称JED文件);对于FPGA来说,是生成位流数据 文件( Bit-stream Generation) 2021/2/23 25
2021/2/23 25 4. 布局和布线 布局和布线工作是在设计检验通过以后由软件自动 完成的，它能以最优的方式对逻辑元件布局，并准确 地实现元件间的布线互连。布局和布线以后,软件会自 动生成布线报告，提供有关设计中各部分资源的使用 情况等信息。 5. 生成编程数据文件（JED文件） 设计处理的最后一步是产生可供器件编程使用的 数据文件。对CPLD来说，是产生熔丝图文件，即 JEDEC文件（电子器件工程联合会制定的标准格式， 简称JED文件）；对于FPGA来说，是生成位流数据 文件(Bit-stream Generation)