VHDL与 Verilog HDL的对比 1.整体结构 VHDL Verilog HDL entity实体名 is module模块名(端口表ort(端口说明)输入/输出端口说明

一、MOS晶体管模型 二、组合逻辑基本结构 三、逻辑单元的优化设计 四、组合单元的规模约束问题 五、时序逻辑的时间关系问题

存储器模块的VHDL设计 一、典型的存储器模块有: 寻址存储器: ROM RAM 顺序存储器: FiFo Stack(LIFO

有限状态机FSM的设计 一、时序电路的结构与特点

时序电路的结构与特 内部含有存储器件(触发器、锁存器); 信号变化受时钟控制; 通常采用状态变化进行描述; 采用进程进行设计;

在硬件逻辑电路中,实际面对的数据对象总 是逻辑量,能够直接形成的运算是逻辑运算 算术运算可以看作是一种抽象的行为描述 组合运算电路主要包括加法器( adder)和 乘法器( multipliers)

数字电路模块的VHDL设计 一、组合模块的设计 二、时序模块的设计 三、存储模块的设计

Library库 编译后数据的集合,存放包集合定义、实体定 义、构造体定义和配置定义,其功能相当于其 他操作系统中的目录,经过说明后,设计中就 可以使用库中的数据,实现共享;

为了使设计简化,避免重复的工作,VHDL中 通常使用子结构来规范一些常用的运算或简 单的功能模块;

设计的要点:建立元件端口之间的连接; 元件:已经定义的电路模块(实体),可以 来自标准库中,也可以是自己或他人以前编 译过的实体; 元件的基本要点: 元件名输入/输出端口特点;