有限状态机FSM的设计 一、时序电路的结构与特点

时序电路的结构与特 内部含有存储器件(触发器、锁存器); 信号变化受时钟控制; 通常采用状态变化进行描述; 采用进程进行设计;

在硬件逻辑电路中,实际面对的数据对象总 是逻辑量,能够直接形成的运算是逻辑运算 算术运算可以看作是一种抽象的行为描述 组合运算电路主要包括加法器( adder)和 乘法器( multipliers)

数字电路模块的VHDL设计 一、组合模块的设计 二、时序模块的设计 三、存储模块的设计

Library库 编译后数据的集合,存放包集合定义、实体定 义、构造体定义和配置定义,其功能相当于其 他操作系统中的目录,经过说明后,设计中就 可以使用库中的数据,实现共享;

为了使设计简化,避免重复的工作,VHDL中 通常使用子结构来规范一些常用的运算或简 单的功能模块;

设计的要点:建立元件端口之间的连接; 元件:已经定义的电路模块(实体),可以 来自标准库中,也可以是自己或他人以前编 译过的实体; 元件的基本要点: 元件名输入/输出端口特点;

VHDL中的行为设计:进程语句 以电路功能块为基础,直接考虑信 流程或状态变化过程 电路功能块采用进程表达,通过信号 进行功能块之间的交流;

Library库 编译后数据的集合,存放包集合定义、实体定 义、构造体定义和配置定义,其功能相当于其 他操作系统中的目录,经过说明后,设计中就 可以使用库中的数据,实现共享;

VHDL Very high speed integration circuits Hardware Description Language 一种集成电路的硬件描述语言; 用于进行数字集成电路的设计;