1RAM存储单元(1)静态RAM存储单元字 XI 行选择线 DD 存储 GG 位线 T 6 线为高电平XY 单元电 B 位线B 数据线 数据线 Y列选择线 时读写 D D 六管静态存储单元
D VDD VGG T1 T3 T4 T2 T7 T8 T5 T6 Yj Xi D B B 位 线 位 线 数 据 线 数 据 线 列选择线 行选择线 存储 单元 1 RAM存储单元 （1）静态RAM存储单元 字 线 为 高 电 平 X Y =1 时 读 写 六管静态存储单元
(2)动态RAM存储单元 ■■■■■■D■■ 存储 当X、Y为1时,选中 单元 该单元; C 存入的数 当读写端为0时,蓝线 3 回路起作用,电容充电 DD 据或未充电,T2导通或截 G& 止,存入0或1。 ● Rw 当读写端为1时,红线 4 T 回路起作用,输出0或1;
当X、Y为1时，选中 该单元； 当读写端为1时，红线 回路起作用，输出0或1； 当读写端为0时，蓝线 回路起作用，电容充电 或未充电，T2导通或截 止，存入0或1。 （2） 动态RAM存储单元 ＆ ＆ ≥1 VDD T1 T4 T5 T3 T2 G3 G1 G2 C R Yj Xi R/W DI D0 存储 单元 存 入 的 数 据
2RAM基本结构 地 存储矩阵 地址 址存储 输入□译 三个部分1VO控制 矩阵 码 地址译码器 器 控制 控制总线 信号匚输入输出控制电路 三条总线1地址总线 输入 数据总线 数据输入或输出 (1)存储矩阵 A 一般行和列数为2n 如行数为32,列数 列地址译码器 为8。共256个字。 行由中 每个字各有4位。4址中中中 X 称为256*4存储矩 译 码 阵 器 X Y Y
2 RAM基本结构 三个部分 三条总线 地址译码器 I/O控制 存储矩阵 数据总线 地址总线 控制总线 （1）存储矩阵 一般行和列数为2 n 。 如行数为32，列数 为8。共256个字。 每个字各有4位。 称为256*4存储矩 阵。 地 址 译 码 器 存储 矩阵 输入/输出控制电路 数据输入或输出 地址 输入 控制 信号 输入 A5 A6 A7 Y0 Y1 Y7 列地址译码器 行 地 址 译 码 器 A2 A1 A0 A4 A3 X31 X1 X0
(2)地址译码 分行地址和列地址两部分A0A1A2A34AA6A7 地址线总数为n:则存储32位8位 单元共有(2)256个。 CS=1,控制 电路不起作用 (3)输入输出控制 CS=0,当R=1 D D 时,控制电路 /0 紫色部分起读 R/W 的作用; G CS=0,当R=0 G 时,控制电路 蓝色部分起写 CS 的作用; IO为数据线的一位,D与每一字的相 应位相连
（2）地址译码 分行地址和列地址两部分 地址线总数为n: 则存储 单元共有(2n )256个。 （3）输入输出控制 CS=1，控制 电路不起作用 CS=0，当R=1 时，控制电路 紫色部分起读 的作用； CS=0，当R=0 时，控制电路 蓝色部分起写 的作用； I/O为数据线的一位，D与每一字的相 应位相连。 ＆ ＆ G5 G1 G2 G4 G3 D D CS R / W I / O A0A1A2A3A4 A5A6A7 32位 8位
3集成RAM简介 64*64 MOs型静态2114RAMA彐译 码 存储矩阵 容量1024·4 B 64行·16列,可选择 63 读 1024个字。 I/O电路 D 控 R/W 数码是4位结构,用 制 一根Y译码输出线来控 制存储矩阵中四列的数 Y译码 据输入.输出通路 A6 A, A 2114RAM1024字*4位存储器结构图
3 集成RAM简介 MOS型静态2114RAM 容量1024 • 4 64行• 16列，可选择 1024个字。 数码是4位结构，用 一根Y译码输出线来控 制存储矩阵中四列的数 据输入. 输出通路 Y译码 I/O电路 读 写 控 制 X 译 码 64*64 存储矩阵 A2 A1 A0 A3 A5 A4 X0 X63 B0 B63 D0 D1 D2 D3 CS R/W Y0 Y15 A6 A7 A8 A9 2114 RAM 1024字*4位存储器结构图