北京大学：《集成电路原理与设计 Principle of Integrated Circuits》课程电子教案（数字集成电路原理与设计）chap5-4 第五章 数字集成电路中的基本模块 5.4 时序模块电路

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1 第五章 数字集成电路中的基本 模块 5.4 时序模块电路 Generated by Foxit PDF Creator © Foxit Software http://www.foxitsoftware.com For evaluation only

Generated by Foxit PDF Creator Foxit Soft ttp//www.foxitsoftware.comForevaluation 同步时序电路设计方法 I状态转换设计 ■1.分析功能需求→状态转换图或状态转移/输出表 2化简状态→状态转移/输出表 I逻辑状态转换设计 3.状态赋值→转移/输出表 ■4选择存储元件(DFF,JKFF,)→激励表/输出表 5激励表/输出表→卡诺图 II电路综合 6卡诺图→激励方程/输出方程 7激励方程/输出方程→激励逻辑电路/输出逻辑电路 8.激励逻辑电路/输出逻辑电路→时钟同步状态机总电路图

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Generated by Foxit PDF Creator Foxit Soft ttp//www.foxitsoftware.comForevaluation System Timing constraints Inputs Outputs Combinational Logic Current Next State State clock T(clock period) + t 十

3 System Timing Constraints Combinational Logic clock Outputs Next State Current State Inputs T  tc-q + tplogic + tsu T (clock period) Generated by Foxit PDF Creator © Foxit Software http://www.foxitsoftware.com For evaluation only

Generated by Foxit PDF Creator Foxit Soft ttp//www.foxitsoftware.comForevaluation Pipelining CLK )+l---hh CLK CLK CLK CLK CLK CLK Reference Clock Adder Absolute Logarithm Pipelined Period Value a1+b1 2 a2+b21a1+b1 3吗+b32+b2g+1D 4 a4+64 1a3+b3l log(a2+D2D 5 as+ b5 a4+b4 log(3+ b3D

4 Pipelining REG REG REG log a CLK CLK CLK Out b REG REG REG log a CLK CLK CLK REG CLK REG CLK Out b Reference Pipelined Generated by Foxit PDF Creator © Foxit Software http://www.foxitsoftware.com For evaluation only

Generated by Foxit PDF Creator Foxit Soft ttp//www.foxitsoftware.comForevaluation 时序模块电路 ■和移位寄存器 计数器

5 时序模块电路  移位寄存器  计数器 Generated by Foxit PDF Creator © Foxit Software http://www.foxitsoftware.com For evaluation only