4.2逻辑设计的一敷方法 4.边沿触发时钟:一种时钟机制,在这种机制下所 有的状态改变都发生在时钟边沿。 如:在一个时钟周期内向寄存器写数: 由时钟信号决定何时更新寄存器中的数据 边沿触发:当时钟信号从0变为1(上升沿)时 更新。 clk D D Clk
4.2 逻辑设计的一般方法 4. 边沿触发时钟：一种时钟机制，在这种机制下所 有的状态改变都发生在时钟边沿。 ◼ 如：在一个时钟周期内向寄存器写数： ◼ 由时钟信号决定何时更新寄存器中的数据。 ◼ 边沿触发：当时钟信号从0变为1（上升沿）时 更新。 D Clk Q Clk D Q
4.2逻辑设计的一敷方法 如:带″写"控制信号的寄存器 ■控制信号:用于决定选择或可操作的信号,与数据 信号相对应。 只有在”写"控制信号为1,且在时钟边沿才能更新。 D Q Write Wrte→ Clk
4.2 逻辑设计的一般方法 ◼ 如：带”写”控制信号的寄存器 ◼ 控制信号：用于决定选择或可操作的信号，与数据 信号相对应。 ◼ 只有在”写”控制信号为1，且在时钟边沿才能更新。 D Clk Q Write Write D Q Clk
4.2逻辑设计的一敷方法 同步时序逻辑设计 状态 状态 单元1 组合逻辑 单元2 输出 写入 >组合逻辑单元的操作在一个时钟周期内完成 数据信号从状态单元1输出到状态单元2所需 的时间决定了时钟周期的长度
4.2 逻辑设计的一般方法 三. 同步时序逻辑设计 ➢组合逻辑单元的操作在一个时钟周期内完成。 ➢数据信号从状态单元1输出到状态单元2所需 的时间决定了时钟周期的长度。 状态 单元1 状态 组合逻辑 单元2 输出 写入
4.2逻辑设计的一敷方法 种边沿触发方法 状态 组合逻辑 单元 写入 读出 支持状态单元在同一个时钟周期内同时读写
4.2 逻辑设计的一般方法 ◼ 一种边沿触发方法 •支持状态单元在同一个时钟周期内同时读写 状态 单元 组合逻辑 写入 读出
4.3建立数据通路 主要的数据通路部件 1.数据通路部件:指用来操作或保存处理器中数 据的单元 2.包括: 指令存储器 数据存储器 寄存器堆 ALU 加法器等
4.3 建立数据通路 一. 主要的数据通路部件 1. 数据通路部件：指用来操作或保存处理器中数 据的单元。 2. 包括： ◼ 指令存储器 ◼ 数据存储器 ◼ 寄存器堆 ◼ ALU ◼ 加法器等