四、VHDL语言特点 1、VHDL具有强大的语言结构,系统硬件描述能 力强、设计效率高;具有较高的抽象描述能力。 如:一个可置数的16位计数器的电原理图:
6 1、VHDL具有强大的语言结构，系统硬件描述能 力强、设计效率高；具有较高的抽象描述能力。 如：一个可置数的16位计数器的电原理图： 四、VHDL语言特点
用VHDL描述的可置数16位计数器: library ieee use ieee std logic 1164. all; use ieee std logic unsigned alli entity cntl6b i port(clk, clr, en, load: in std logic; din: in std logic vector(15 downto 0)i dout: out std logic vector(15 downto 0) end cntl architecture rtl of cntl6b is signal count16: std logic vector(l5 downto 0) begin dout<=count16 process(clk, clr, en, load) begin if(clr=1)then countl6<=(others=>0)i elsif (load=1 then countl6<=din; elsif(clk'event and clk=1)then if(en=1)then countl6<=count16+1 end if: end ifi end process;
7 用VHDL描述的可置数16位计数器：
2、VHDL语言可读性强,易于修改和发现错误。 3、VHDL具有丰富的仿真语句和库函数,可对 VHDL源代码进行早期功能仿真,有利于大 系统的设计与验证。 4、VHDL设计与硬件电路关系不大。 5、VHDL设计不依赖于器件,与工艺无关。 6、移植性好。 7、ⅥHDL体系符合TOP-DOWN和CE(并行工程) 计 思想 8、VHDL设计效率高,产品上市时间快,成本低。 9、易于ASIC实现
8 2、VHDL语言可读性强，易于修改和发现错误。 3、VHDL具有丰富的仿真语句和库函数，可对 VHDL源代码进行早期功能仿真，有利于大 系统的设计与验证。 4、VHDL设计与硬件电路关系不大。 5、VHDL设计不依赖于器件，与工艺无关 。 6、移植性好。 7、VHDL体系符合TOP-DOWN和CE（并行工程） 设计 思想。 8、VHDL设计效率高，产品上市时间快，成本低。 9、易于ASIC实现
五、VHDL与其它硬件描述语言的比较 行为级RL级门电路级 VHDL 具有较强的系统级抽象描述能力,适合 为级和RTL级的描述。设计者可不必了 解电路细节,所作工作较少,效率高。但 对综合器的要求高,不易控制底层电路的 生成。IEE标准,支持广泛 RTL: Register Translate Level
9 五、VHDL与其它硬件描述语言的比较 VHDL： 具有较强的系统级抽象描述能力，适合 行为级和 RTL级的描述。设计者可不必了 解电路细节，所作工作较少，效率高。但 对综合器的要求高，不易控制底层电路的 生成。IEEE标准，支持广泛。 行为级 RTL级 门电路级 RTL: Register Translate Level
Verilog hdl 系统级抽象描述能力比VHDL稍差;门级开 关电路描述方面比ⅥHDL强。适合RTL级和 勹电路级的描述。设计者需要了解电路细节 所作工作较多。正E标准,支持广泛。 ABEL、 PALASM、AHDL( Altera hdl 系统级抽象描述能力差,一般作门级电路 描述。要求设计者对电路细节有详细的了解。 对综合器的性能要求低,易于控制电路资源。 支持
10 Verilog HDL ： 系统级抽象描述能力比VHDL稍差；门级开 关电路描述方面比 VHDL 强。适合 RTL级和 门电路级的描述。设计者需要了解电路细节， 所作工作较多。IEEE标准，支持广泛。 ABEL、PALASM、AHDL(Altera HDL)： 系统级抽象描述能力差，一般作门级 电路 描述。要求设计者对电路细节有详细的了解。 对综合器的性能要求低，易于控制电路资源。 支持少