第γ章常用集成时序逻辑器件及应用 LD Q DCI R 图7-374161计数器 &1k (a)逻辑图;(b)传统 1 逻辑符号 &ci & 1K 计数脉冲 (MSB) &1 Q Cl R eB ec er CP C A B C DlD >CI R &IK P
第7章 常用集成时序逻辑器件及应用 & C1 1K R 1J & & ≥1 & & C1 1K R 1J & & ≥1 & & C1 1K R 1J & & ≥1 & & C1 1K R 1J & & ≥1 & & & & & & T P D 1 Cr C 1 C P 计数脉冲 B A 1 L D QA QB QC QD OC (b) QA QB QC QD P C P A B C D T 74161 Cr L D OC (a) (MSB) 图 7-3 74161 (a) 逻辑图； (b) 传统 逻辑符号
第γ章常用集成时序逻辑器件及应用 CP为计数脉冲输入端,上升沿有效 C,为异步清0端,低电平有效,只要C=0,立即有 2DQCOBQ=0000,与CP无关。 LD为同步预置端,低电平有效,当C=1,LD=0,在CP 上升沿来到时,才能将预置输入端D、C、B、A的数据送至 输出端,即 ODOceBQ=DCBA。 T为计数器允许控制端,高电平有效,只有当 CLD=1,P7=1,在CP作用下计数器才能正常计数。当P 7中有一个为低时,各触发器的/、K端均为0,从而使计数 器处于保持状态。P、T的区别是7影响进位输出Oc,而P则 不影响O
第7章 常用集成时序逻辑器件及应用 CP为计数脉冲输入端，上升沿有效。 Cr为异步清0端，低电平有效，只要Cr =0，立即有 QDQCQBQA =0000，与CP无关。 LD为同步预置端，低电平有效，当Cr =1，LD=0，在CP 上升沿来到时，才能将预置输入端D、C、B、A的数据送至 输出端，即QDQCQBQA =DCBA。 P、T为计数器允许控制端，高电平有效，只有当 Cr =LD=1， PT=1，在CP作用下计数器才能正常计数。当P、 T中有一个为低时，各触发器的J、K端均为0，从而使计数 器处于保持状态。P、T的区别是T影响进位输出OC，而P则 不影响OC
第γ章常用集成时序逻辑器件及应用 表7-474161功能表 输 入 输出 CPC, LD P TD C B A Q Q × × × × 0 0 × 1 × × 计数 1 × 保持 × 0 × × 保持(Oc=0)
第7章 常用集成时序逻辑器件及应用 表7-4 74161功能表
第γ章常用集成时序逻辑器件及应用 LD ------------------------------------------------------- BCD l-=--=------=------------=--=--==----==- ------------------ CP L「「「「「「「「「 PTgo2o 121314150121 清除置数 计数—保持 图7474161时序图
第7章 常用集成时序逻辑器件及应用 图 7-4 74161 时序图 Cr LD A B C D C P P T QA QB QC QD 12 13 14 15 0 1 2 清 除 置 数 计 数 保 持 OC
第γ章常用集成时序逻辑器件及应用 3.十进制可逆集成计数器74LS192 (MSB) ep c b 2a CP O 74LS192 DCP D CB A LD 图7-574LS192传统逻辑符号
第7章 常用集成时序逻辑器件及应用 3. 十进制可逆集成计数器74LS192 图 7-5 74LS192传统逻辑符号 QD QC QB QA C P+ D C B A 74LS192 Cr L D OC OB C P － (MSB)