公 图16.316位存储器接口结构 A-A 地址总线 地址 BHE 锁存器 BHE F FEH FFF FFH F FCH F FFFD H 8086 (偶体) (奇体) 00002H 00003H 数据 00000H 00001H 总线 15 15 收发器 数据总线(16位)
图16.3 16位存储器接口结构 0 0 0 0 0 H 0 0 0 0 2 H · · · (偶体) F F F F C H F F F F E H 0 0 0 0 3 H 0 0 0 0 1 H F F F F F H F F F F D H · · · (奇体) 地 址 锁存器 数 据 总 线 收发器 8086 A0～A19 ___ BHE D0～D15 A0 A1～A19 ___ BHE 数据总线(16位) D0～D7 D8～D15 地址总线
公 表16-1选体信号A0和BHE的联合控制操作 BHE 操作(读/写) 0 同时访问两个存储体,读/写16位数据 0011 只访问偶体,读写低8位数据 0 只访问奇体,读/写高8位数据 无操作
表16-1 选体信号A0和BHE的联合控制操作 A0 BHE 操作(读/写) 0 0 同时访问两个存储体，读/写16位数据 0 1 只访问偶体，读/写低8位数据 1 0 只访问奇体，读/写高8位数据 1 1 无操作
公 2.32位64位存储器接口结构 对于CPU的外部总线为32位的微机系统(如80386、80486 系统),其存储器通常由4个8位宽的存储体构成,以支持8 位(字节)、16位(字)以及32位(双字)的存储器操作。 图164给出的是典型的32位存储器接口结构。它将整个存 储器分成4个8位宽的存储体(BANK0~BANK3),并分别 用BE0~BE3来作为4个存储体的选体信号(也称字节允许 信号) BE0~BE3是CPU在其内部将32位物理地址的最低两位 A0A1译码而产生的,并作为地址信息的一部分与其余30 位地址信息(A2~A31)共同出现在CP∪的输出引脚上
• 对于CPU的外部总线为32位的微机系统(如80386、80486 系统)，其存储器通常由4个8位宽的存储体构成，以支持8 位(字节)、16位(字)以及32位(双字)的存储器操作。 • 图16.4给出的是典型的32位存储器接口结构。它将整个存 储器分成4个8位宽的存储体(BANK0～BANK3)，并分别 用BE0～BE3来作为4个存储体的选体信号(也称字节允许 信号)。 • BE0～BE3是CPU在其内部将32位物理地址的最低两位 A0A1译码而产生的，并作为地址信息的一部分与其余 30 位地址信息(A2～A31)共同出现在CPU的输出引脚上。 2. 32位/64位存储器接口结构
公 图16432位存储器接口结构 地址总线 BE 地址 BE2锁存器 FF FFF H FF FFE H FF FFD H FF FFC H BE FF FFB H FF FFA H FF FF9 FF FF8 H BE 80386 BANK3 BANK2 BANK1 BANKO (1GB) (1GB) (1GB) (1GB) 80486 E BE BE 00007H 00006H 00005H 00004H 00003H 00002H 00001H 00000H 数据 总线 31 244 23 16 8 D-D 0 D。~D 收发器 数据总线(32位)
图16.4 32位存储器接口结构 0 0 0 03 H 0 0 0 07 H BANK3 (1GB) FF FFB H FF FFF H 地 址 锁存器 数 据 总 线 收发器 80386/ 80486 A2～A31 D0～D31 ___ BE3 数据总线(32位) D15～D8 D7～D0 地址总线 0 0 0 02 H 0 0 0 06 H BANK2 (1GB) FF FFA H FF FFE H 0 0 0 01 H 0 0 0 05 H BANK1 (1GB) FF FF9 H FF FFD H 0 0 0 00 H 0 0 0 04 H BANK0 (1GB) FF FF8 H FF FFC H D31～D24 D23～D16 ___ BE ___ 3 BE ___ 2 BE ___ 1 BE0 ___ BE2 ___ BE1 ___ BE0
公 64位数据宽度的存储器将由8个8位宽的存储体(BANK0~ BANK7)构成,以支持8位、16位、32位或64位的存储器 访问 ·与图1644所示的存储器接口结构类似,8个存储体将用 BE0~BE7来作为选体信号,BE0~BE7应由最低3位地址 A0A1A2在CPU内部译码产生,并与其余29位地址(A3 A31)共同出现在CP∪的输出引脚上。 作为练习,请读者自行画出 Pentium系统的64位存储器接 口结构图示
• 64位数据宽度的存储器将由8个8位宽的存储体(BANK0～ BANK7)构成，以支持8位、16位、32位或64位的存储器 访问。 • 与图16.44所示的存储器接口结构类似，8个存储体将用 BE0～BE7来作为选体信号，BE0～BE7应由最低3位地址 A0A1A2在CPU内部译码产生，并与其余29位地址(A3～ A31)共同出现在CPU的输出引脚上。 • 作为练习，请读者自行画出Pentium系统的64位存储器接 口结构图示