帧存暴的VHDL指述 SSI D-Latch ■ Entity D-latch is ■ D Latch b Logic symbols for SSI latches 74x373 end Watch >4 latches &8 latches I Architecture Level-trigger of D-latch is 74x375 if(clk=1)then end Levek-trigger Clk 竞鲁和冒险的除 主从D触发景—边沿D触发器11 主触发器 从触发器 主触发器 从触发器 1s 组合逻辑 1R C1 C1 CP2 CP1 ■时钟CP1作为同步取样,得到稳定的同步信号 ■时钟CP低电平后,输出已经稳定 ■另一时钟CP2作为输出时钟 ■将该时刻作为 Latch输出时刻,可得到稳定的同 ■时钟CP1脉宽越窄越好,但很难实现 主从触发暴一边沿D触发1 主从触发暴—边泅D触发暴 主锁存器从锁存器 主锁存器 从锁存器 Q 主锁存量从锁 ■要求:CP下跳之前,主 Latch已进入稳态:其它时刻,输入D QP可高电平H写入 的变化不会造成不利影响 建立时间 不变 ■时钟CP将下跳沿之前,约2个门延迟时间内的数据D,在CP下 下沿锁存 跳后写入从锁存器中 低电平L 不变 ■D从写入到呈现在Q端,约2个门延迟,CP→Q约3个门延迟
6 33 D锁存器的VHDL描述 Entity D-latch is port (D,clk : in bit; Q : out bit); end D-latch; Architecture Level-trigger of D-latch is begin process(clk,D) begin if(clk=‘1’) then Q<=D； end if； end process； end Level-trigger； Q Q Clk D 34 SSI D-Latch D Latch Logic symbols for SSI latches 4 latches & 8 latches 35 竞争和冒险的消除 时钟CP1作为同步取样，得到稳定的同步信号 另一时钟CP2作为输出时钟 时钟CP1脉宽越窄越好，但很难实现 主触发器 从触发器 A CP1 C1 1D Q C1 Q 1D CP2 B 组合逻辑 C1 1D C C1 1D 36 主从D触发器——边沿D触发器L11 时钟CP低电平后，输出已经稳定 将该时刻作为Latch输出时刻，可得到稳定的同 步信号 主触发器 从触发器 D CP C1 1D Q C1 Q 1S 1R 1 38 主从触发器 ——边沿D触发器11 D CP Q Q 主锁存器 从锁存器 CP 主锁存器 从锁存器 下跳沿 锁存 开始写入 低电平 不变 L 写入 D 高电平 H 写入 不变 Q Q Q Q 39 主从触发器——边沿D触发器 要求：CP下跳之前，主Latch已进入稳态；其它时刻，输入D 的变化不会造成不利影响 时钟CP将下跳沿之前, 约2个门延迟时间内的数据D，在CP下 跳后写入从锁存器中 D从写入到呈现在Q端，约2个门延迟，CPÆQ约3个门延迟 D CP Q Q 主锁存器 从锁存器 建立时间 Set-up D
cMOS传輪门构成立从触发景 触发暴的特点 CL pome=ye buuuencys1te 从额存器D 出 主锁存器 ■CP每变化一个时钟周期(下跳1次/上跳1 ■仍为主从模式 次),输出才能刷新—CP是计时单仁 ■上升沿触发的D触发器 ■CP的1个周期,称为1拍 Q■触发器按时钟节拍工作,CP每经历1拍 ■.还有其他类型的边沿触发器 偷出刷新1次—第n拍输出表示为Q(n)4 触发暴的特点 DFF DFF特征方程Q(n+1)=Dn) 原状态、输入→新状态 DFF激励方程Dn)=Q(n+1) 原状态、新状态→输入 ■实现同步系统→→→流水线 下跳沿有效 ■时钟是系统“脉搏” 上跳沿有效:高电平写入从锁存器,在一拍中 保持不变,第n拍状态Q(m),第n+1拍Qn+1) DFF DFF的定慰特恒 D触发器 功能表 D Q Qn Qn+ I DFF: Positive-edge-triggered D Flip-Flop IDFF: Positive-edge-triggered DFF 特征方程Qn+1)=Dn) 建立时间( Set-up i 激励方程D(m=Q(n+1) 保持时间( Hold tim 7
7 40 CMOS传输门构成主从触发器 D CLK Q 主锁存器 从锁存器 仍为主从模式 上升沿触发的D触发器 ……还有其他类型的边沿触发器 TG TG TG TG CLK CLK CLK TG TG D Q Q 41 CP每变化一个时钟周期(下跳1次/上跳1 次)，输出才能刷新——CP是计时单位 CP的1个周期，称为1拍 触发器按时钟节拍工作，CP每经历1拍， 输出刷新1次——第n拍输出表示为Q(n) CP 输入 输出 触发器的特点 D Q Q 42 触发器的特点 实现同步系统ÆÆÆ流水线 时钟是系统“脉搏” CP 43 DFF 下跳沿有效 上跳沿有效: 高电平写入从锁存器，在一拍中 保持不变，第n拍状态Q(n)，第n+1拍Q(n+1) DFF特征方程 原状态、输入 Æ 新状态 电路分析 Qn Dn ( 1) ( ) + = DFF激励方程 原状态、新状态 Æ 输入 电路设计 D Dn Qn ( ) ( 1) = + Q Q D Q Q 44 DFF DFF: Positive-edge-triggered D Flip-Flop 特征方程 激励方程 D Q Q D触发器 Qn Dn ( 1) ( ) + = Dn Qn ( ) ( 1) = + Dn Qn Qn+1 1 X 1 0 X 0 功能表 45 DFF的定时特性 DFF： Positive-edge-triggered DFF 建立时间(Set-up time) 保持时间(Hold time) D Q Q
状态转移图 Do Qn Qn+1 DFF的VHDL描述A12 X D触发器 D=1/Q=1 Entity D FFis Q好 end D Fr Q=0 I Architecture Positive-frigger of D FFis D=0/Q=0 process(clk, D ■DFF ■状态转换图 ficlk'event and clk=o) then 仅与输入有关(写入 圆圈表示状态(稳定态) 而与历史无关(保持 箭头表示转换过程 end Positive trigger 标注表示转换条件(输入) 在状态节有一定输出 library IEEE SSI DFF use IEEE std_logic_1164.all: entity Vdff74 is ■ D Flip-Flop ON: UE SID LOT: ): SDOdiC 带异步预置端PR和异步清零端CLR architecture Vdff74 b of vdff74 is 74X74 signal PR, CLR: STD- LOGIC process(CLR- L, CLR, PR_L, PR, CLK) =0· end Vdff74 b: Multibit Registers Latches Multibit Re Q ■ Registers 74x374 ■简单的D触发器(锁存器)扩展而成 ■部分带有异步复位/清零
8 46 状态转移图 0 1 D=1/Q=1 D=0/Q=0 D=1/ Q=1 D=0/ Q=0 DFF 仅与输入有关 (写入) 而与历史无关 (保持) D触发器 状态转换图 圆圈表示状态(稳定态) 箭头表示转换过程 标注表示转换条件(输入) 和相应输出 0/0 1/1 D=1 D=0 D=0 D=1 状态转换图 圆圈表示状态(稳定态) 箭头表示转换过程 标注表示转换条件(输入) 在状态下有一定输出 Dn Qn Qn+1 1 X 1 0 X 0 47 DFF的VHDL描述A12 Entity D_FF is port (D,clk : in bit； Q : out bit)； end D_FF； Architecture Positive-trigger of D_FF is begin process(clk,D) begin if(clk’event and clk=‘1’) then Q<=D； end if； end process； end Positive-trigger； if(clk’event and clk=‘0’) then D Q Q D Q Q 49 SSI DFF D Flip-Flop 带异步预置端PR和异步清零端CLR 50 带预置和清零端DFF(VHDL) 51 简单的D触发器(锁存器)扩展而成 部分带有异步复位 / 清零…. Multibit Registers & Latches D D D D0 D1 D2 CLK Reset R R R Q0 Q1 Q2 52 Multibit Registers Registers