Logic signals Logic Families ◆ Positive logic ◆cMos 1 denotes High and 0 denotes Low Complementary Metal-Oxide Semiconductor Negative logic TT Not often used assignment, 1 to Low and 0 to e Transistor-Transistor Logic ◆CMoS逻辑系列首先被发明,后来又出现T∏L逻 o Combinational circuit ( sequential circuit 辑系列,由于工作速率高而受到重用 O A logic circuit whose outputs depend only on its 20世纪90年代后,TTL系列基本被CMOS取代 current inputs ●局面改变动因在于cMOS半导体技术的发展潜力远远 优于双极技术的发展潜力 ●TTL逻辑电路目前在实验室还经常见到 场效应管 场效应管 ◆ MOSFET(MoS晶体管) ◆NMoS O Metal-Oxide Semiconductor Field-Effect ON-channel MoS transistor ◆场效应管的夹断区 ●输入阻抗高 ◆PMos source Note. normally. Vos 20 ●功耗特小 P-channel Mos transistor ●偏置电路简单 ●驱动能力弱 绝蟓柵型 MOSFET原覆 N- Channel MosFet輪出特性曲幾 丰丰丰 不同 NE+N ◆N沟道增强型 ●播极正偏时,增加漏极电压vos 用电场来控制电流→等效为压控电流源 vDV新,沟道在D一侧开始夹斷 ◆不同 MOSFET的静态工作点不同 ●此后增加V不能改变Iso; Ien ocV
1 Logic signals Positive logic z 1 denotes High and 0 denotes Low Negative logic z Not often used assignment, 1 to Low and 0 to High Combinational circuit ÅÆ sequential circuit z A logic circuit whose outputs depend only on its current inputs Logic Families CMOS z Complementary Metal-Oxide Semiconductor TTL z Transistor-Transistor Logic CMOS逻辑系列首先被发明，后来又出现TTL逻 辑系列，由于工作速率高而受到重用 20世纪90年代后，TTL系列基本被CMOS取代 z 局面改变动因在于CMOS半导体技术的发展潜力远远 优于双极技术的发展潜力 z TTL逻辑电路目前在实验室还经常见到 场效应管 MOSFET(MOS晶体管) zMetal-Oxide Semiconductor Field-Effect Transistor 场效应管的夹断区 z输入阻抗高 z功耗特小 z偏置电路简单 z驱动能力弱 场效应管 NMOS zN-channel MOS transistor PMOS zP-channel MOS transistor 绝缘栅型MOSFET原理 N沟道增强型 z栅极正偏时，增加漏极电压 VDS zVDG<V断，沟道在D一侧开始夹断 z此后增加VD不能改变ISD：ISD∝VGS P N N S G D N-Channel MOSFET输出特性曲线 用电场来控制电流Æ 等效为压控电流源 不同MOSFET的静态工作点不同 VDS IDS 不同 VGS
2.4 CMOS gate CMOS Inverter ◆ NMOS Inverter ◆CMOs非门 内部功耗很小 ●T2共源极放大 +VDp ●V1=0时,T 输出Vo高电平 ●T跟随备非能性电阻 通,T截止,输出Vo低电平 ●无需电平位移电路 开启电压通过工艺设计 缺点 ·要求T较强吸流( Sinking)能力 功耗较大两管同时导道 NMOS Inverter 截止,T导通 2.4.1 CMOS gate CMOS gate ◆与非门 ◆或非门 个截止,Tp1、Tp2至 个导通,输出高电平 导通,输出低 F。电平 ●只有A、B均为低电平 ●输入A、B全为高电平 时,Tp1和Tp2全都导通 时,TN和T全都导通 TN和TN2全都截止,输出 Tp1和T2都截止,输出才 是低电平 CMOS gate CMOS gate ◆与非门 ◆或非门 ◆与或非门 ◆或与非门
2 2.4 CMOS gate NMOS Inverter z T2共源极放大器 z T1跟随器——非线性电阻 z 无需电平位移电路 开启电压通过工艺设计 缺点 z 要求T2较强吸流(Sinking)能力 z 功耗较大(两管同时导通) VI +VDD T1 T2 NMOS Inverter VO D S D S CMOS非门 z VI ＝0时，TN截止，TP导通，输出VO 高电平 z VI ＝1时，TN导通，TP截止，输出VO 低电平 S RP +VDD VO TN截止，TP导通 +VDD S RN VO TN导通，TP截止 内部功耗很小 +VDD TP TN CMOS非门 D S S D VI VO MOS管的 D极 CMOS Inverter 与非门 zA、B有一为低电平 时，TN1、TN2至少有一 个截止，TP1、TP2至少 一个导通，输出高电平 z输入A、B全为高电平 时，TN1和TN2全都导通， TP1和TP2都截止，输出才 是低电平 B F A TN1 TN2 TP2 TP1 +VDD F = A⋅ B 2.4.1 CMOS gate 或非门 B F A TN2 TN1 TP1 TP2 +VDD z只要A、B中有一个为 高电平，TP1、TP2必有 一个截止，TN1、TN2至 少有一个导通，输出低 电平 z只有A、B均为低电平 时，TP1和TP2全都导通， TN1和TN2全都截止，输出 才是高电平 F = A+ B CMOS gate 与非门 或非门 B F A TN1 TN2 TP2 TP1 +VDD B F A TN2 TN1 TP1 TP2 +VDD CMOS gate CMOS gate 与或非门 或与非门
Electrical behavior of CMos gates 2.4.2 Steady-State Electrical Behavior ◆ DC Noise mal o Input Logic Levels: Vu, v ◆ Resistive and ◆ DC Noise Margins ◆ Resistive and Capacitive Loa0./%。公 Fanout ◆ Three-state CMOS非门 ◆ Electrostatic d CMOS稳态电气特性 CMOS稳态电气特性 ◆ Logie voltage levels(逻辑电平) ◆ DC Noise margins(嗓声容限) ●输入V:上限 OHman ●输出∨oL上限 0a+ ●输入Vn:下限 ●输出Vo下限 max Vo,0. 5V VHC系列 CMOS系列逻辑电平 CMOS Families CMOS稳态电气特性 CMOS稳态电气特性 e Output Logic Levels: VOL VoH ◆ DC Fanout:负载能力以电流形式给出 o Input Logic Levels: VIL, VIH ●Loum:输出低电平且vosV 最大吸收电流 LoHm:输出高电平且Vo2Vomx,最大吸收电流 ◆ DC Noise margins 吸流负载 o Resistive and Capacitive Loads ●输入阻抗极高 施流负载 Leakage current极小,静态功耗很小 ●寄生电容( Stray Capacitance ◆ DC Fanout直流扇出)
3 Electrical behavior of CMOS gates Logic voltage levels DC Noise Margins Resistive and Capacitive Loads Fanout Speed Power consumption Open-drain outputs Three-state outputs Electrostatic discharge 2.4.2 Steady-State Electrical Behavior Output Logic Levels: VOL, VOH Input Logic Levels: VIL, VIH DC Noise Margins Resistive and Capacitive Loads Fanout +VDD TP TN CMOS非门 D S S D VI VO CMOS稳态电气特性 5V VT2.5V VOH4.4V VOL0.5V VIH3.5V VIL1.5V CMOS Families 5V 0.7VCC 0.3VCC VIHmin VILmax 5V HC系列 CMOS系列逻辑电平 VOHmin VOLmax VCC=5±0.5V Logic Voltage Levels (逻辑电平) CMOS稳态电气特性 DC Noise Margins (噪声容限) z 输入VIL: 上限 z 输出VOL:上限 z 输入VIH: 下限 z 输出VOH:下限 CMOS稳态电气特性 Output Logic Levels: VOL, VOH Input Logic Levels: VIL, VIH DC Noise Margins Resistive and Capacitive Loads z 输入阻抗极高 z Leakage current极小，静态功耗很小 z 寄生电容(Stray Capacitance) DC Fanout(直流扇出) +VDD TP TN CMOS非门 D S S D VI VO CMOS稳态电气特性 DC Fanout: 负载能力以电流形式给出 z IOLmax: 输出低电平且VO≤VOLmax，最大吸收电流 z IOHmax: 输出高电平且VO≥VOHmax，最大吸收电流 VDD A B VDD TP TN D S S D F VDD TP TN D S S D 吸流负载 与 施流负载
CMOS Steady-State BehaviorA5 CMOS Steady-State Behavior ◆ DC Fanout ◆ DC Fanout ●定义为门电路在不超出负载规格的最恶劣情 ●定义 形下,所能驱动的输入端的数目 ●负载能力以电流形式给出 High-state fanout, Low-state fanout, Overall Loum输出低且 Voss,最大吸收电流 》与门电路输出、输入特性都有关 Lomx输出高且v≥Vom,最大吸收电流 ●负载能力以电流形式给出 ●CMOS器件一般有两套负载规格说明 一套对应CMOS负载 消耗很小的电流,如lxmc, LoHman 套对应ITL负载 消耗较大的电流,如Lomr, LoMax CMOS稳态电气 CMOS稳态电气特性C44 ◆ DC Fanout ◆ MOSFET的导通电阻 ●实际厂家不给导通电阻值,可间接算出 ●同样面积下,R导通电阻≈2Rn导通电 LOWinel oont setae fv ◆用TL电平驱动CMOS负载的能力!压降不同 导通电阻估算B m平29=168组 CMOS Dynamic Electrical Behavior CMOS Dynamic…,R ◆ AC Fanout ◆转换时间( Transition time)*lm ●与交流负( AC load)有关 ● Rising time(4)和 Falling time()C ●与导通电阻有关 导通电阻, Capacitive Load(CD ● RC time constant ●输入变化引起输出变化所经历的时间 ●lpH,lpH 空闲管脚处理 CMOS非门
4 CMOS Steady-State BehaviorA5 DC Fanout z定义为门电路在不超出负载规格的最恶劣情 形下，所能驱动的输入端的数目 `High-state fanout, Low-state fanout, Overall… `与门电路输出、输入特性都有关 z负载能力以电流形式给出 `IOHmax ÷ IIH `IOLmax ÷ IIL CMOS Steady-State BehaviorA5 DC Fanout z定义 z负载能力以电流形式给出 ` IOLmax: 输出低且VO≤VOLmax，最大吸收电流 ` IOHmax: 输出高且VO≥VOHmax，最大吸收电流 zCMOS器件: 一般有两套负载规格说明 ` 一套对应CMOS负载 消耗很小的电流，如IOLmaxC，IOHmaxC ` 一套对应TTL负载 消耗较大的电流，如IOLmaxT，IOHmaxT CMOS稳态电气特性 DC Fanout z IOLmaxC， IOHmaxC z IOLmaxT， IOHmaxT 用TTL电平驱动CMOS负载的能力！ 压降不同 CMOS稳态电气特性C4 MOSFET的导通电阻 z 实际厂家不给导通电阻值，可间接算出 z 同样面积下，RP导通电阻≈2·Rn导通电阻 min max 0.66 = 165 4 DD OH T p OH T V V R I − = = Ω max max 0.33 = 82.5 4 OL T n OH T V R I 导通电阻估算 = =Ω +VDD Rp VOH S +VDD VOL S Rn CMOS Dynamic Electrical Behavior AC Fanout z 与交流负载(AC load)有关 z 与导通电阻有关 CMOS Dynamic … 转换时间(Transition time)* z Rising time(tr) 和 Falling time (tf ) z 导通电阻，Capacitive Load (CL) z RC time constant 传播延迟(Propagation delay) z 输入变化引起输出变化所经历的时间 z tPHL，tPLH z tPD=(tPHL+tPLH)/2 VIH CL +VDD Ron tr tf F A B & 空闲管脚处理 +VDD TP TN CMOS非门 D S S D VI VO
CMOS Dynamic Electrical Behavior CMOS gate 0 Very Low Quiescent Power Dissipation 3③H C- Capacitive Load,一散驶小 CTCc e00150012500240035 CMOS非门 CMOS Dynamic Power Consumption CMOS Open-Drain A ◆超频的代价 ◆。 pen-drain Output ●与非门 应用 ●驱动发光二极管(10mA电流) 驱动总线 ●普通cMOS不能直接并接 ●直接并接实现 ired Logi CMOS Open-Drain Gate CMOS三门 ◆ Open-drain Outputs直接并联 ◆CMOS三态门 ri-state gate Hi-z ●实现 Wired aND敢 Wired OR ●EN=0,Hi-Z 与非门和或非门均导通 A 5
5 CMOS Dynamic Electrical Behavior Power dissipation z Very Low Quiescent Power Dissipation z Dynamic Power Dissipation ` CL ——Capacitive Load，一般较小 PL=CLVCC2f ` CPD——Power Dissipation Capacitance PPD=CPDVCC2f ` 总动态功耗PD=PL+PPD +VDD TP TN CMOS非门 D S S D VI VO CMOS gateL4 CMOS门 z 输出电平VOL，VOH z 输入电平VIL，VIH CMOS Dynamic Power Consumption 超频的代价 PD=(CPD+CL)VCC2f CMOS Open-Drain Gate Open-drain Output z 与非门 z Pull-up resistor 应用 z 驱动发光二极管(10mA电流) z 驱动总线 z 普通CMOS不能直接并接 z 直接并接实现 Wired Logic VDD B Z A TN1 TN2 CMOS Open-Drain Gate Open-drain Outputs直接并联 z 实现 Wired AND 或 Wired OR F1 F2 F3 CMOS三态门 CMOS三态门(Tri-state gate) zEN=0，Hi-Z zEN=1，与非门和或非门均导通 1 EN A EN F EN A F F VDD TP A TN EN 0 1 Hi-Z