72脉冲异步时序逻辑电路的设计 设计方法与同步时序逻辑电路相似,但如果触 发器有时钟控制端的话应将其作为激励来考虑,并注 意脉冲异步时序电路对输入脉冲的两个限制条件
7.2 脉冲异步时序逻辑电路的设计 设计方法与同步时序逻辑电路相似，但如果触 发器有时钟控制端的话应将其作为激励来考虑，并注 意脉冲异步时序电路对输入脉冲的两个限制条件
例:设计一个“K1-X2-X2脉冲序列检测器。它有两 个脉冲输入端Ⅺ1和X2,输出为Z。要求Ⅺ1和X2不能同 时出现在输入端,当输入脉冲序列为“X1-X2-X2 时,产生一个输出脉冲Z,其脉冲宽度与相同。 解:(1)作原始状态表和原始状态图 on+I/i Y/0 X1/0 X1/0 on A B X B/0A/0 X10X2/0 B/0C/0 D C X/1 ABCD B/0D/1 X2/0 B/0D/0
例:设计一个“X1－X2－X2”脉冲序列检测器。它有两 个脉冲输入端X1和X2，输出为Z。要求X1和X2不能同 时出现在输入端，当输入脉冲序列为“X1－X2－X2” 时，产生一个输出脉冲Z，其脉冲宽度与X2相同。 解：（1）作原始状态表和原始状态图. A D C B X2 /0 X2 /1 X1 /0 X1 /0 X2 /0 X1 X1 /0 /0 X2 /0 Qn Qn+1/Z X1 X2 A B/ 0 A/ 0 B B/ 0 C/ 0 C B/ 0 D/ 1 D B/ 0 D/ 0
(2)状态化简 on /Z onfI/Z XX X 2 B/0A/0 1000/010/0 B B/0C/0 0000/001/0 C|B/(0/10100/010/1 (3)状态分配 根据状态分配的基本原则,得到A=10,B=00, C=01
（2）状态化简 Qn Qn+1/Z X1 X2 A B/ 0 A/ 0 B B/ 0 C/ 0 C B/ 0 A/ 1 Qn Qn+1/Z X1 X2 10 00/ 0 10/ 0 00 00/ 0 01/ 0 01 00/ 0 10/ 1 （3）状态分配 根据状态分配的基本原则，得到A＝10，B＝00， C＝01
将时钟控制端当作激励端来看.故可得以下 D触发器的激励表: Q00 Q CP D Qn Qr n+1 CP D o d 00 0 d o 0 10 10 10 o d 设计时将D触发器的特征方程写为: Qn+I=D CP (4)选择触发器,确定激励函数和输岀函数
将时钟控制端当作激励端来看.故可得以下 D触发器的激励表: Qn Qn+1 CP D Qn Qn+1 CP D 0 0 d 0 0 1 1 1 1 0 1 0 1 1 0 d 1 1 d 1 1 0 1 0 0 1 1 1 0 0 0 d 设计时将D触发器的特征方程写为: Qn+1=D CP （4）选择触发器，确定激励函数和输出函数
00 00 00 010 000 Z000d000d010 000d00 00 010 P000d010d110d l1da 00d 010d 0dd10dd
X2 X1 Z D1 CP 1 D0 CP0 0 0 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 000d d 0 d 0 d 0 d d d 0 d 0 d 0 d d 0 1 0 0 0 1 1 0 1 1 0 0 0 0 0 0 d d 000d d 0 d 0 0 1 d d d 0 0 1 d 0 d d 1 0 0 0 0 1 1 0 1 1 0 1 1 0 1 0 d d 010d d 0 1 1 d 0 d d 1 1 0 1 d 0 d d n n Q 1 Q 0 1 0 1 1n + n + Q Q