存储器的地址译码结构 0000 00 000 00 0010 18 00…1 0 Q地址译码器 16*8 bit 地址译码器 1M*8 bit 1111
存储器的地址译码结构 4 -16 地 址 译 码 器 A1 A0 A2 A3 0000 0001 0010 1111 16*8 bit A0 A19 A18 20 位 地 址 译 码 器 00········0 00········0 100········1 0 11········1 1 1M*8 bit
译码器的功能分类 用来表示输入状态全部组合的,称变量译码器 N位输入,2N输出。 常见的集成化译码器有2-4、3-8、4-16 2.码制译码器:如8421码变换为循环码等 3.显示译码器:控制数码管显示
译码器的功能分类 1．用来表示输入状态全部组合的，称变量译码器 N位输入，2 N输出。 常见的集成化译码器有2-4、3-8、4-16 2．码制译码器：如8421码变换为循环码等 3．显示译码器：控制数码管显示
4译码器(2输入-4输出的变量译码器 真值表 ABY。Y1YY 0=AB 000 Y= AB 10101 Y=AB 011101 111110 Y=AB 2输入4输出对应输入的每 一种组合,唯一只有一个输 出为“0” 译码器就是与非门
2-4译码器 (2输入－4输出的变量译码器) 真值表 1 1 1 1 1 0 0 1 1 1 0 1 1 0 1 0 1 1 0 0 0 1 1 1 A B Y0 Y1 Y2 Y3 2输入,4输出.对应输入的每 一种组合，唯一只有一个输 出为“0” . 译码器就是与非门。 = = = = Y AB Y AB Y AB Y AB 3 2 1 0
2-4译码器逻辑图 逻辑示意图 2输入-4输出译码器 0 A B Y1 电路由输入缓冲部分和 译码部分组成 Y3 输入缓冲 输入缓冲部分使得对外 部分 负载只有一个,减轻前 译码部分 面电路的负担
2-4译码器逻辑图 2输入－4输出译码器 电路由输入缓冲部分和 译码部分组成。 输入缓冲部分使得对外 负载只有一个，减轻前 面电路的负担。 Y0 Y1 Y2 Y3 A B 逻辑示意图
有使能端E的2-4译码器 功能表 E A b Yo Y1 Y2 Y3 逻辑示意图 1XX1111 -EAB 0000111 A 010101 Y=EAB B 0011101 Y=EAB 0111110 设置使能端( Enable)E(=EAB 当E=0,译码器使能 当E=1,译码器禁止
功能表 0 1 1 1 1 1 0 0 0 1 1 1 0 1 0 1 0 1 0 1 1 0 0 0 0 1 1 1 1 X X 1 1 1 1 E A B Y0 Y1 Y2 Y3 设置使能端（Enable） E 当 E ＝0，译码器使能 当E ＝1，译码器禁止 有使能端E的2-4译码器 = = = = Y EAB Y E AB Y EAB Y E AB 3 2 1 0 Y0 Y1 Y2 Y3 A B E 逻辑示意图