§4典型的同步时序逻辑电路 中规模集成电路(MSD的同步时序逻辑 §4.1计数器 §42寄存器 §43移位寄存器
§4 典型的同步时序逻辑电路 中规模集成电路(MSI)的同步时序逻辑 §4.1 计数器 §4.2 寄存器 §4.3 移位寄存器
同步时序电路设计 画原始状态图, 这一步是关键,一定要画全;要考虑到从每个状态出来所有 的输出情况。 画原始状态表 状态化简状态分配 要求:状态化简直接从原始状态表观察 状态分配为二进制或循环码 求控制函数和输出函数 主要要求:D触发器控制函数 画逻辑图 “不完全确定状态的同步时序电路设计”不要求
同步时序电路设计 ◼ 画原始状态图， 这一步是关键，一定要画全；要考虑到从每个状态出来所有 的输出情况。 ◼ 画原始状态表 ◼ 状态化简,状态分配 要求：状态化简直接从原始状态表观察 状态分配为二进制或循环码 ◼ 求控制函数和输出函数 主要要求：D触发器控制函数 ◼ 画逻辑图 ◼ “不完全确定状态的同步时序电路设计”不要求
§4.1计数器( Counter) 计数器的设计考虑 快速进位逻辑 Load(并行预置数) 扩展(组成多位,低位计满高位才计数) ■清零方式(同步/异步)
§4.1 计数器 (Counter) 计数器的设计考虑 ◼ 快速进位逻辑 ◼ Load（并行预置数） ◼ 扩展（组成多位,低位计满高位才计数） ◼ 清零方式（同步/异步）
D触发器实现4位二进制计数器的进位逻辑 Q Q QQ‖QQQQ D CP D CP LD CPI D CP 快速进位表达式 CK Do=Q D, =QoeQ D2=Qb+Q1⊕Q2原则:逻辑结构清晰,尽量公用部分 D3=Q+Q21+Q2④Q3 控制函数尽量少用Q(Q驱动外电路)
D触发器实现4位二进制计数器的进位逻辑 Q D CP Q D CP Q D CP Q D CP CK + + Q Q Q Q Q0 Q1 Q2 Q3 3 0 1 2 3 2 0 1 2 1 0 1 0 0 D Q Q Q Q D Q Q Q D Q Q D Q = + + = + = = 原则：逻辑结构清晰，尽量公用部分 控制函数尽量少用Q(Q驱动外电路) 快速进位表达式
RC 5 2 O3 4 13 14 9 710 11 CK L CLR A D P T 功能表 「 PTL ELR CK 功能 计数 01↑ 并行输入数据 保持 oxx|×|触发器保持,RC=o ××。↑同步置“0” 图5-62用负边沿D型触发器构成的同步二进制集成化计数器