第2章TMs320c54X的硬件结 2.2C54x的主要特性和外部引 脱.2.1·c54的主要特性 l。CPU 采用先进的多总线结构,通过1组程序总线、 3组数据总线和4组地址总线来实现。 )40位算术逻辑运算单元ALU,包括1个40位桶 形移位寄存器和2个独立的40位累加器。 17×17位并行乘法器,与40位专用加法器相 连,可用于进行非流水线的单周期乘法一累加运算 2021年2月22日 DSP原理及应用 16
2021年2月22日 DSP原理及应用 16 第2章 TMS320C54x的硬件结 构 2.2 ’C54x的主要特性和外部引 脚 ● 采用先进的多总线结构，通过1组程序总线、 3组数据总线和4组地址总线来实现。 2.2.1 ’C54x的主要特性 1．CPU ● 40位算术逻辑运算单元ALU，包括1个40位桶 形移位寄存器和2个独立的40位累加器。 ● 17×17位并行乘法器，与40位专用加法器相 连,可用于进行非流水线的单周期乘法-累加运算
第2章TMs320c54X的硬件结 2.2.1C54x的主要特性 1. CPU 比较、选择、存储单元(CSSU),可用于 Viterbi译码器的加法比较-选择运算。 指数编码器,是一个支持单周期指令EXP的专 用硬件。可以在一个周期内计算40位累加器数值的 指数。 )配有两个地址生成器,包括8个辅助寄存器和 2个辅助寄存器算术运算单元(ARAU)。 2021年2月22日 DSP原理及应用 17
2021年2月22日 DSP原理及应用 17 第2章 TMS320C54x的硬件结 构 2.2.1 ’C54x的主要特性 1．CPU ● 比较、选择、存储单元（CSSU），可用于 Viterbi译码器的加法-比较-选择运算。 ● 指数编码器，是一个支持单周期指令EXP的专 用硬件。可以在一个周期内计算40位累加器数值的 指数。 ● 配有两个地址生成器，包括8个辅助寄存器和 2个辅助寄存器算术运算单元（ARAU）
第2章TMs320c54X的硬件结 2.2.1C54x的主要特性 2.存储器 ●可访问的最大存储空间为192K×16位,即64K 字的程序存储器、64K字的数据存储器以及64K字的 I/0空间。 ●片内ROM,可配置为程序存储器和数据存储器。 ●片内RAM有两种类型,即双寻址RAM( DARAM) 和单寻址RAM( SARAM)。 2021年2月22日 DSP原理及应用 18
2021年2月22日 DSP原理及应用 18 第2章 TMS320C54x的硬件结 构 2.2.1 ’C54x的主要特性 2．存储器 ● 可访问的最大存储空间为192K×16位，即64K 字的程序存储器、64K字的数据存储器以及64K字的 I/O空间。 ● 片内ROM，可配置为程序存储器和数据存储器。 ● 片内RAM有两种类型，即双寻址RAM（DARAM） 和单寻址RAM（SARAM）
第2章TMs320c54X的硬件结 2.2.1C54x的主要特性 3指令系统 ●支持单指令重复和块指令重复操作 ●支持存储器块传送指令 ●支持32位长操作数指令 ●具有支持2操作数或3个操作数的读指令 ●具有能并行存储和并行加载的算术指令 ●支持条件存储指令及中断快速返回指令 2021年2月22日 DSP原理及应用 19
2021年2月22日 DSP原理及应用 19 第2章 TMS320C54x的硬件结 构 2.2.1 ’C54x的主要特性 3．指令系统 ● 支持单指令重复和块指令重复操作 ● 支持存储器块传送指令 ● 支持32位长操作数指令 ● 具有支持2操作数或3个操作数的读指令 ● 具有能并行存储和并行加载的算术指令 ● 支持条件存储指令及中断快速返回指令
第2章TMs320c54X的硬件结 2.2.1C54x的主要特性 4.在片外围电赌 ●具有软件可编程等待状态发生器 ●设有可编程分区转换逻辑电路 ●带有内部振荡器或外部时钟源的片内锁相环 (PLL)发生器 ●支持全双工操作的串行口,可进行8位或16位 串行通信 2021年2月22日 DSP原理及应用 20
2021年2月22日 DSP原理及应用 20 第2章 TMS320C54x的硬件结 构 2.2.1 ’C54x的主要特性 4．在片外围电路 ● 具有软件可编程等待状态发生器 ● 设有可编程分区转换逻辑电路 ● 带有内部振荡器或外部时钟源的片内锁相环 （PLL）发生器 ● 支持全双工操作的串行口，可进行8位或16位 串行通信