A组,B组的控制存器, 接收来自数据总线的控制字 并根据控制确定各端口的工 作状态和工作方式
A组，B组的控制寄存器， 接收来自数据总线的控制字， 并根据控制字确定各端口的工 作状态和工作方式
(3)数据总线缓冲器 三态双向8位缓冲器,是8255A与 CPU之间的数据接口。传送输入数据、 输出数据、控制命令字
(3) 数据总线缓冲器 三态双向8位缓冲器，是8255A与 CPU 之间的数据接口。传送输入数据、 输出数据、控制命令字
(4)读/写控制部件 接收来自CPU地址总线信号和控制信号, 并发出命令到两个控制组(A组和B组) CS:片选信号,接CPU高位地址的译码输出 RD:读信号,RD有效CPU读8255A的数据或状 态; WR:写信号,WR有效,CPU向8255A写入的 控制或数据信息
(4)读/写控制部件 接收来自CPU地址总线信号和控制信号， 并发出命令到两个控制组 (A组和B组)。 CS：片选信号，接CPU高位地址的译码输出 WR：写信号，WR有效，CPU向8255A写入的 控制或数据信息。 RD：读信号,RD有效,CPU读8255A的数据或状 态；
RESET:复位信号。 RESET有效时,清 8255A所有控制寄存器内 并将各端口置成输入 方式
RESET：复位信号。RESET有效时，清 8255A 所有控制寄存器内 容， 并将各端口置成输入 方式
2.8255A的引脚:440 据 通道A 8255A 线 27 采用40线双 18 PH 列直插封装, 98255A PPI 引脚图如图 控制线 ·通道B RD 所示。 WR 35 RESET 36 25 PB 14 PC 15 16 电源 13 通道C cC- 12 线 GND PC CPU接口 外设接口 图1128255A引脚定义
2. 8255A的引脚 8 2 5 5 A 采 用4 0线双 列 直插封装 ， 引 脚 图 如 图 所示。 图11.2 8255A引脚定义 4 3 2 1 40 37 18 34 . . . . . . D7 27 D0 A0 A1 CSRD RESET VCC GND 9 8 6 5 35 36 8255A PPI 数 据 总 线 控 制 线 电 源 线 通道A 通道B 通道C CPU接口 外设接口 . . . PA7 PA0 . . . PB7 PB0 . . . PC7 PC0 • • • WR 25 14 15 16 17 13 12 11 10