523内存的主要技术指标 错误校验:内存在读写过程中检测和纠正错误的能力,常 用的错误校验方式有 Parity、ECC和SPD 计·奇偶校验Pa:每个字节增加位,共9位,增加的 算一位由于奇校验或偶校验。只有检错能力 EcC( Error Checking and Correcting),一般每64位增 硬 加8位。由于差错控制。ECC的功能不但使内存具有数 据检错能力,而且具备了数据纠错功能。 >SPD( Serial Presence detect串行存在探测):用1个小容 技量 EEPROM芯片,记录内存的速度、容量、电压与行、列 地址带宾警数信息:学开机时Q将动读取sPD 基。时间、及各种延时)。 础
计 算 机 硬 件 技 术 基 础 ➢错误校验：内存在读写过程中检测和纠正错误的能力，常 用的错误校验方式有Parity、ECC和SPD ▪ 奇偶校验(Parity)：每个字节增加一位，共9位，增加的 一位由于奇校验或偶校验。只有检错能力。 ▪ ECC(Error Checking and Correcting)，一般每64位增 加8位。由于差错控制。ECC的功能不但使内存具有数 据检错能力，而且具备了数据纠错功能。 ➢SPD(Serial Presence Detect串行存在探测)：用1个小容 量EEPROM芯片，记录内存的速度、容量、电压与行、列 地址带宽等参数信息。当开机时PC的BIOS将自动读取SPD 中记录的信息，以完成正确的硬件参数设置(如外频、读取 时间、及各种延时)。 5.2.3 内存的主要技术指标
5.3半导体存储器的组成及工作原理 53.1随机存储器RAM SRAM工作原理 ,SRAM基本存储电路单元:双稳态触发器 算 Q R 硬件技木基础 Q 与非门特性 输入输出 D 00 0/1 01 k 110
计 算 机 硬 件 技 术 基 础 5.3 半导体存储器的组成及工作原理 5.3.1 随机存储器RAM ➢ SRAM工作原理 SRAM基本存储电路单元：双稳态触发器 Q Q R S Q Q R S 与非门特性 输入 输出 0 0 1 0 1 1 1 0 1 1 1 0 0/1 D Q ck
53半导体存储器的组成及工作原理 E DoD 0/1 使能 R读/写 0/1Q 算 0/1 0/1 0/1( 硬件技木基础 0/1:Q 0/1 0/1 R∧存储阵列 寄存器
计 算 机 硬 件 技 术 基 础 D0~D7 D0 0/1 Q0 D1 0/1 Q1 D2 0/1 Q2 D3 0/1 Q3 D4 0/1 Q4 D5 0/1 Q5 D6 0/1 Q6 D7 0/1 Q7 ck 寄存器 5.3 半导体存储器的组成及工作原理 R/W E 使能 读/写 R/W D0~D7 E0 E1 E2 E3 存储阵列
5.3半导体存储器的组成及工作原理 实际的CMOS双稳态触发器:T和T构成触发器,T3和T4 分别作为T1和T2的负载电阻。T1截止而T2导通时的状态称 计为“1。相反的状态称为“0 算机硬件技术基础 选择线 读出:置选择线为高电 平,使T5和T6导通,从 O线输出原存的信息。 写入:置选择线为高电 平,使T5和T6导通,写 TI 入数据使ⅣO线呈相应电
计 算 机 硬 件 技 术 基 础 ▪读出：置选择线为高电 平，使T5和T6导通，从 I/O线输出原存的信息。 ▪写入：置选择线为高电 平，使T5和T6导通，写 入数据使I/O线呈相应电 平。 A B T1 T2 T3 T4 T5 选择线 I/O I/O Vcc T6 实际的CMOS双稳态触发器：T1和T2构成触发器，T3和T4 分别作为T1和T2的负载电阻。T1截止而T2导通时的状态称 为“1”。相反的状态称为“0”。 5.3 半导体存储器的组成及工作原理