1.寄存器堆模块框图和器件排列图 图6-4使寄存器堆模块逻辑图和器件排列图。 IDB7-0 8 3.2.1.15RB RB3.2.1.15 WB WB 74670 RA RA 74670 RH WA WA R (U12)GR GR(U13) 6.2.9.10GW2 GW6.7.9.10 RR -KRL 图6-4寄存器堆模块逻辑框图
1.寄存器堆模块框图和器件排列图 图6-4使寄存器堆模块逻辑图和器件排列图。 图6-4 寄存器堆模块逻辑框图
寄存器堆棋块符号说明 写寄存堆 低电平有效 读寄存器堆 低电平有效 A、B 选寄存器 KRHKRL寄存器堆输出通路选择开关 f左(下) 输出到ALU的B端 置右(上)输出到⑩DB
寄存器堆模块的工作原理和使用方法 该模块由两片7467012,U13)组成,提供4 个8位的寄存器。它们可作为运算器中的通用寄存 器R~R3使用,也可作为累加器AoA3使用 74670是一个4x4存储矩阵,每个存储单元是 个D触发器,它的输出带三态控制。当它的写控制 端GW为“0"时,可对矩阵的某个字的4个存储单元 进行并行写人,具体写哪个字由WA、WB决定。 当它的读控制端GR为“0"时,可对矩阵的某个字的 4个存储单元进行并行读出,具体读哪个字由RA、 RB决定
2. 寄存器堆模块的工作原理和使用方法 该模块由两片74670(U12，U13)组成，提供4 个8位的寄存器。它们可作为运算器中的通用寄存 器R0~R3使用，也可作为累加器A0~A3使用。 74670是一个4x4存储矩阵，每个存储单元是 个D触发器，它的输出带三态控制。当它的写控制 端GW为“0”时，可对矩阵的某个字的4个存储单元 进行并行写人，具体写哪个字由WA、WB决定。 当它的读控制端GR为“0”时，可对矩阵的某个字的 4个存储单元进行并行读出，具体读哪个字由RA、 RB决定
模块把这两片74670的GR、GW分别相连,使 它们构成4个8位长的寄存器,合并后的GR、GW 分别作为寄存器堆的读控制信号RR、写控制信号 WR被弓出。模块把这两片74670的WA、RA连 在一起,作为信号A引出;把这两片的WB、RB连 在一起,作为信号B引出。表6-4列出了寄存器堆 模块的使用方法
模块把这两片74670的GR、GW分别相连，使 它们构成4个8位长的寄存器，合并后的GR、GW 分别作为寄存器堆的读控制信号RR、写控制信号 WR被弓l出。模块把这两片74670的WA、RA连 在一起，作为信号A引出;把这两片的WB、RB连 在一起，作为信号B引出。表6-4列出了寄存器堆 模块的使用方法
已号 RR B 操作 0 写R 写民 0 写R2 写R3 0 读R 读R 0 读R 读R3 榆出高阻 0 非法 表6-4寄存器堆模块的使用方法
表6-4 寄存器堆模块的使用方法