计算机组成原理实验(二)
计算机组成原理实验（二）
第六章FD-CEs实验台功能模块介绍 61前言6.6总线缓冲模块 62运算器模块67微程序控制模块 63寄存器堆模块68启停和时序模块 64指令部件模块69控制台控制模块 65内存模块 6,10与Pc机串行口通讯模块
第六章 FD-CES实验台功能模块介绍 6.1 前言 6.6 总线缓冲模块 6.2 运算器模块 6.7 微程序控制模块 6.3 寄存器堆模块 6.8 启停和时序模块 6.4 指令部件模块 6.9 控制台控制模块 6.5 内存模块 6.10 与PC机串行口通讯模块
61前言 FD-CEs为实验者开发调试一台实验 计算机提供了一系列功能模块,这里逐 介绍它们的组成和使用
6.1 前言 FD-CES为实验者开发调试一台实验 计算机提供了一系列功能模块，这里逐一 介绍它们的组成和使用
62运算器模块 运算器模块(ALU)主要由累加器A(74198)运算器 ALU(4181x2)、累加器暂存器AcT(74377)、暂 存器TMP(74373)、输出缓冲器 BUFFER(74245), 以及进位产生线路、累加器判零线路等构成。 为便于构造不同的运算器结构,该模块在累加器 的输入端、累加器暂存器的输入端,以及输出缓冲器 BUFFER的输入端,都设有数据通路选择开关
6.2 运算器模块 运算器模块(ALU)主要由累加器A(74198)运算器 ALU(74181x2)、累加器暂存器ACT(74377)、暂 存器TMP(74373)、输出缓冲器BUFFER(74245)， 以及进位产生线路、累加器判零线路等构成。 为便于构造不同的运算器结构，该模块在累加器 的输入端、累加器暂存器的输入端，以及输出缓冲器 BUFFER的输入端，都设有数据通路选择开关
1.运算器模块逻辑框图和符号说明 图6-1是运算器模块逻辑框图 运算器模块符号说明 KAH KAI累加器A的输入选择开关 置左,输入来自IDB (简称KA) 置右,输入来自AIU KBH、KBL缓冲器BUF的输入选择开关置左输入来自A (简称KB) 置右,输入来自ALU KCH、KCL暂存器ACT的输人选择开关置左,输人来自IDB (简称KC) 置右,输入来自A CG ACT的接数控制电平 低电平有效 CC ACT的接数控制脉冲 电平正跳有效 TMP的接数控制 高电平有效 OT TMP的输出控制 低电平有效 OB BUFFER的输出控制 低电平有效
1. 运算器模块逻辑框图和符号说明 图6-1是运算器模块逻辑框图