8.1.2DSP复位电路设计 用MAX706构建的C54x的复位电路如图8.10所示： XF周期脉冲不正常， 则WDO输出一负脉冲 MAX706R 手动复位 8 MR WDO TMS320C54× 2 V00 RES RS 200ms 3 GND X 1.25V阈值失 4 餐蓊睞鑫誑9 正脉冲， 电比较器输入 PFI “看门狗” 失电比较器输出 实现手动复位、上电复位、周期自动复位和1.25V电源阈值检测
8.1.2 DSP复位电路设计 • 用MAX706构建的C54x的复位电路如图8.10所示： 22 200ms 手动复位 要求脉宽≥100ns正脉冲, 周期不超过1.6s XF周期脉冲不正常， 则WDO输出一负脉冲 实现手动复位、上电复位、周期自动复位和1.25V电源阈值检测 “看门狗” 1.25V阈值失 电比较器输入 失电比较器输出
8.1基于C54x的DSP最小系统设计 8.1.3DSP时钟电路设计 时钟信号走线长度尽可能短，线宽 尽可能大，与其它印制线间距尽可 1基础时钟的产生 能大，紧靠器件布局布线，必要时 可以走内层，以及用地线包围； DSP片内 的振荡器 有源晶 信号质量 TMS320C54x TMS320C54x 不需 D 较差 X1 X2/CLKIN 的内部 X1 X2/CLKIN 建议采用精 振荡器， 10MHZ 度较高的石 英晶体，尽 22pf 22pf 值韶覽 可能不要采 C1 晶体 C2 用精度低的 外部晶振 陶瓷晶体 (a)外接无源晶振的时钟电路 (b)外接有源晶振的时钟电路 23
8.1 基于C54x的DSP最小系统设计 8.1.3 DSP时钟电路设计 1.基础时钟的产生 时钟信号走线长度尽可能短，线宽 尽可能大，与其它印制线间距尽可 能大，紧靠器件布局布线，必要时 可以走内层，以及用地线包围； DSP片内 的振荡器， 信号质量 较差 有源晶 振不需 要DSP 的内部 振荡器， 信号质 量稳定 建议采用精 10MHZ 度较高的石 英晶体，尽 可能不要采 用精度低的 陶瓷晶体 22pf 22pf 23 （a）外接无源晶振的时钟电路 （b）外接有源晶振的时钟电路
8.1.3DSP时钟电路设计 2.锁相环PLL 时钟信号提纯 PLL倍频系统的选择通过软件控制的时钟方式寄存器 CLKMD来实现，提供基础时钟的倍频或分频信号。 CLKMD是地址为0058H的存储器映像寄存器(MMR), 位结构如表所示： 数据位 15~12 11 10~3 2 1 0 字段名PLLMUL PLLDIV PLLCOUNTPLLON/OFFPLLNDIVPLLSTATUS 读写方 R/W R/W R/W R/W R/W R 式 PLLSTATUS为O表示分频状态。PLLCOUNT确定倍频系数 切换时的稳定时间。从PLLCOUNT开始每过16×CLKIN个 周期减1，直到为零，才从新的倍频系数下开始输出主时钟。 24
8.1.3 DSP时钟电路设计 24 数据位 15~12 11 10~3 2 1 0 字段名PLLMUL PLLDIV PLLCOUNT PLLON/OFFPLLNDIVPLLSTATUS 读写方 式 R/W R/W R/W R/W R/W R 2.锁相环PLL PLL倍频系统的选择通过软件控制的时钟方式寄存器 CLKMD来实现，提供基础时钟的倍频或分频信号。 CLKMD是地址为0058H的存储器映像寄存器(MMR)， PLLSTATUS为0表示分频状态。 位结构如表所示： PLLCOUNT确定倍频系数 切换时的稳定时间。从PLLCOUNT开始每过16×CLKIN个 周期减1，直到为零，才从新的倍频系数下开始输出主时钟。 时钟信号提纯
8.1.3DSP时钟电路设计 o PLLON/OFF:PLL通断，它和PLLNDIV共同决定 是否使用PLL,其状态决定如下表所示。DV(divider) mode PLLON/OFF PLLNDIV PLL状态 0 0 off 0 1 on 1 0 on 1 1 on 数据位 15-12 11 10~3 2 1 0 字段名PLLMUL PLLDIV PLLCOUNTPLLON/OFFPLLNDIVPLLSTATUS 读写方 R/W R/W R/W R/W RNW R 式 25
8.1.3 DSP时钟电路设计 • PLLON/OFF：PLL通断，它和PLLNDIV共同决定 是否使用PLL，其状态决定如下表所示。 PLLON/OFF PLLNDIV PLL 状态 0 0 off 0 1 on 1 0 on 1 1 on 数据位 15~12 11 10~3 2 1 0 字段名PLLMUL PLLDIV PLLCOUNT PLLON/OFFPLLNDIV PLLSTATUS 读写方 式 R/W R/W R/W R/W R/W R 25 DIV (divider) mode
8.1.3DSP时钟电路设计 PLL的PLLNDIV、PLLDIV和PLLMUL共同确定了倍频因子， 倍频因子的确定如下表所示。 PLLNDIV PLLDIV PLLMUL 倍频因子 DIV 0 × 0-14 0.5 (divider) 0 × 15 0.25 mode 1 0 0~14 PLLMUL+1 1 0 15 1 PLL 1 1 0或偶数 (PLLMUL+1)/2 mode 1 1 奇数 PLLMUL/4 数据位 15~12 11 10-3 2 1 0 字段名PLLMULPLLDIV /PLLCOUNT PLLON/OFFPLLNDIVPLLSTATUS 读写方式 R/W R/W R/W R/W R/W R 26
8.1.3 DSP时钟电路设计 PLL的PLLNDIV、PLLDIV和PLLMUL共同确定了倍频因子， 倍频因子的确定如下表所示。 PLLNDIV PLLDIV PLLMUL 倍频因子 0 × 0~14 0.5 0 × 15 0.25 1 0 0~14 PLLMUL+1 1 0 15 1 1 1 0或偶数 (PLLMUL+1)/2 1 1 奇数 PLLMUL/4 数据位 15~12 11 10~3 2 1 0 字段名PLLMUL PLLDIV PLLCOUNT PLLON/OFFPLLNDIV PLLSTATUS 读写方式 R/W R/W R/W R/W R/W R 26 DIV (divider) mode PLL mode