第5章处理器总线时序和条统总线 8086最小方式典型系统结构 Vcc (+5V) M/IO RES INTR READY RESET HLDA 8086 BHE 地址锁存器 AB 学自动化研 (3片) AD1S-ADo R T(可选) CSOH CSOL WE OD 外部设备 图(3.6)8086最小方式典型系统结构
燕 山 大 学 电 气 工 程 学 院 自 动 化 教 研 室 第5章 处理器总线时序和系统总线 8086最小方式典型系统结构 8284A RES RDY 8086 地址锁存器 8282 （3片） 收发器 8286 (2片） （可选） RAM EPROM 外部设备 等待状态 产生器 VC C CLK READY RESET MN/MX M/IO INTR INTA RD WR HOLD HLDA ALE A1 9 A1 6 A D1 5 A D0 DEN DT／R VC C（＋5V） STB O E O E T BHE BHE A B D B A0 CSOH CSOL WE O D C E O E C S R D W R A0 图（3.6）8086最小方式典型系统结构
第5章处理器总线时序和条统总线 最小模式下8086的特殊引脚 因当3脚(MNM)接+5V时,CPU处于最小工作方式。 电>M/-10MIO引脚用于区别CPU访问的是存储 器还是IO端口 >DT/-R数据发送/接收信号(da transmit/receive)表明微处理器数据总线是发送 数据(DT/R=1)还是接收数据(DT/R=o) 化>SS0该信号与M-O和DT/R一起用来指示当 前总线的操作周期。 WR (write Line) 写控制,用来选通将 8086的数据输出到存储器或/O设备
燕 山 大 学 电 气 工 程 学 院 自 动 化 教 研 室 第5章 处理器总线时序和系统总线 当33脚（MN/MX）接＋5V时，CPU处于最小工作方式。 ➢ M/-IO——M/-IO引脚用于区别CPU访问的是存储 器还是I/O 端口。 ➢ DT/-R——数据发送/接收信号（data transmit/receive）表明微处理器数据总线是发送 数据（DT/R＝1）还是接收数据（DT/R＝o）。 ➢ SS0——该信号与 M/-IO和DT/-R一起用来指示当 前总线的操作周期。 ➢ -WR（write Line） ——写控制，用来选通将 8086的数据输出到存储器或I/O设备。 最小模式下8086的特殊引脚
第5章处理器总线时序和条统总线 最小模式下8086的特殊引脚 >一DEN数据总线允许( data bus enable)用来 激活外部数据总线缓冲器。 画>HLD,保持请求信号用来申请一次直接存储器 存取(DMA) 自>-|NTA( inter rupt acknow l edge)—中断响应 励信号是对NTR输入引脚的响应。 感ALE( Address latch enab|e)—地址锁存允 许信号表明8086的地址/数据总线包含的是地址信 宫自,该地址可以是存储器地址也可以是O端口号
燕 山 大 学 电 气 工 程 学 院 自 动 化 教 研 室 第5章 处理器总线时序和系统总线 最小模式下8086的特殊引脚 ➢ -DEN——数据总线允许（data bus enable）用来 激活外部数据总线缓冲器。 ➢ HOLD——保持请求信号用来申请一次直接存储器 存取（DMA）。 ➢ -INTA（interrupt acknowledge）——中断响应 信号是对INTR输入引脚的响应。 ➢ ALE （Address latch enable） ——地址锁存允 许信号表明8086的地址/数据总线包含的是地址信 息，该地址可以是存储器地址也可以是I/O端口号
第5章处理器总线时序和条统总线 8086最大方式的典型系统结构 +5V IN/MX P CLK CEN 8284A +CLK 508288 总线 时钟 -READY S2控制器 WCH NC 产生器 8086 N C PSTB 等待状态 8283(3) AD5~AD← 锁存器 收发器 L CSOH CSO WE OD 2716 CE OE CS 2142RAN(4) EPROM (2) MCS-80 外部设备 图(3.7)8086最大方式的典型系统结构
燕 山 大 学 电 气 工 程 学 院 自 动 化 教 研 室 第5章 处理器总线时序和系统总线 8086最大方式的典型系统结构 8284A RES 时钟 产生器 RDY 8086 CPU 8283（3） 锁存器 8286 （2） 收发器 MCS-80 外部设备 2716 EPROM(2) (2) (2) 2142RAN(4) (2) (2) 等待状态 产生器 VC C CLK READY RESET MN/MX A1 9 A1 6 A D1 5 A D0 STB O E O E T BHE BHE A B D B A0 CSOH CSOL WE O D 1K 8 1K 8 C E O E 2K 8 2K 8 C S R D W R S0 S1 S2 LOCK N.C(不连） 8288 总线 控制器 CLK CEN AEN IOB ＋5V S0 S1 S2 MRDC MWTC AMWC N.C N.C IORC IOWC AIOWC INTA DEN DT/R ALE 图（3.7） 8086最大方式的典型系统结构
第5章处理器总线时序和条统总线 53处理器时序 因5.318086处理器时序 0
燕 山 大 学 电 气 工 程 学 院 自 动 化 教 研 室 第5章 处理器总线时序和系统总线 5.3 处理器时序 5.3.1 8086处理器时序