D锁存器小结 D C Q e.逻辑符号 a.电路图 D D 00n+ 数辑电路 001 0101 001 DQn+ d.次态方程 b.次态真值表c简化的次态真值表 Ntl=D
D 锁存器小结 b. 次态真值表 c. 简化的次态真值表 d. 次态方程 Qn+1 = D D D Q Q n＋1 Q 0 0 0 1 1 0 1 1 0 0 1 1 D Q n＋1 0 1 0 1 D Q C Q e. 逻辑符号 0 1 0 0 1 1 0 1 D Q /Q C & & & 1 & a. 电路图
425边沿触发D触发器 Edge-triggered D Flip-flop 边沿触发器是指,在控制信 号的有效边沿(前沿或后沿)时接 收数据。 CLR /PR 有效沿,建立时间,保持时间 密D触发器的结构如右图所示 辑电路
4.2.5 边沿触发D触发器 Edge-triggered D Flip-flop 边沿触发器是指，在控制信 号的有效边沿(前沿或后沿)时接 收数据。 有效沿，建立时间，保持时间 D 触发器的结构如右图所示。 6 /Q Q /CLR /PR CLK D a c b 2 1 4 3 5
425边沿触发D触发器 /0 4D触发器包括 ①一个带时钟控制的SR触发器 (由门1,门2,门3和门4组成) /CLR R @两个信号接收门(门和门6) J5和门6是为了生成互补数 置据D和D,并加在门3,、门的 b 输入端上 辑电路 其中:D是数据输入端 D PR( Preset和CLR(Cear)是强制置1和置0端; a、b、c三条线是内部反馈线
4.2.5 边沿触发D触发器 ② 两个信号接收门(门5和门6) 门5和门6是为了生成互补数 据 D 和 D ，并加在门3、门4的 输入端上。 其中： D 是数据输入端； PR (Preset) 和 CLR (Clear) 是强制置 1 和置 0 端； a、b、c 三条线是内部反馈线。 ① 一个带时钟控制的SR触发器 (由门1,门2,门3和门4组成) D 触发器包括： 6 /Q Q /CLR /PR CLK D a c b 2 1 4 3 5
D触发器的工作过程(1):初态Q=0 CLK D 数辑电路 CLK Q D
D 触发器的工作过程(1)：初态Q = 0 CLK D Q /Q Q CLK D a c b 2 1 4 3 6 5
D触发器的工作过程(2 CLK D 数辑电路 CLK Q D
D 触发器的工作过程(2)： CLK D Q /Q Q CLK D a c b 2 1 4 3 6 5