第2章微处理器的结构及存储器组成 在8080与8085以及标准的8位微处理器中,程序的执行是 由取指和执行指令的循环来完成的,执行的顺序为取第一条指 令,执行第一条指令;取第二条指令,执行第二条指令 直至取最后一条指令,执行最后一条指令。这样,在每一条指 令执行完以后,CPU必须等待,直到下一条指令取出来以后才 能执行。所以,它的工作顺序如图2-3所示 取指执行取指执行取指执行 时间 图23一般8位机的执行方式
第2章 微处理器的结构及存储器组成 在8080与8085以及标准的8位微处理器中，程序的执行是 由取指和执行指令的循环来完成的，执行的顺序为取第一条指 令，执行第一条指令；取第二条指令，执行第二条指令；……； 直至取最后一条指令，执行最后一条指令。这样，在每一条指 令执行完以后，CPU必须等待，直到下一条指令取出来以后才 能执行。所以，它的工作顺序如图2-3所示。 取 指 执 行 取 指 执 行 取 指 执 行 … 时 间 图2-3 一般8位机的执行方式
第2章微处理器的结构及存储器组成 2.80486微处理器的结构 80486是一种高性能全32位的微处理器。它把构成80386微 机系统的主处理器、数值协处理器和一个具有8KB的 Cache存 储器集成在一块集成电路芯片中。沿用了指令流水线技术,采 用RISC思想设计,使用静态高速RAM作为程序和数据共用的 Cache,提高了存储器的读/写速度,浮点运算部件FPU集成在 片内,提高了浮点运算的速度和能力,它支持多任务处理
第2章 微处理器的结构及存储器组成 2．80486微处理器的结构 80486是一种高性能全32位的微处理器。它把构成80386微 机系统的主处理器、数值协处理器和一个具有8 KB的Cache存 储器集成在一块集成电路芯片中。沿用了指令流水线技术，采 用RISC思想设计，使用静态高速RAM作为程序和数据共用的 Cache，提高了存储器的读/写速度，浮点运算部件FPU集成在 片内，提高了浮点运算的速度和能力，它支持多任务处理
第2章微处理器的结构及存储器组成 80486微处理器的基本组成如图2-4所示,包括总线接口部 件、指令预取部件、指令译码部件、控制和保护部件、算术与 逻辑运算部件、浮点运算部件FPU、分段部件、分页部件和8 KB的 Cache部件。这些部件可以独立工作,也能与其他部件 起并行工作。在取指令和执行指令时,每个部件完成一项任务 或某一操作步骤,这样既可同时对不同的指令进行操作,又可 对同一指令的不同部分并行处理,即采用流水线工作方式
第2章 微处理器的结构及存储器组成 80486微处理器的基本组成如图2-4所示，包括总线接口部 件、指令预取部件、指令译码部件、控制和保护部件、算术与 逻辑运算部件、浮点运算部件FPU、分段部件、分页部件和8 KB的Cache部件。这些部件可以独立工作，也能与其他部件一 起并行工作。在取指令和执行指令时，每个部件完成一项任务 或某一操作步骤，这样既可同时对不同的指令进行操作，又可 对同一指令的不同部分并行处理，即采用流水线工作方式
第2章微处理器的结构及存储器组成 80486微处理器的特点有 (1)浮点运算器FPU、8KB程序与数据共用 Cache和主CPU 集成在同一芯片中,减少了外部数据传送环节,提高了浮点运 算及数据处理的能力、速度和可靠性 (2)把分段部件和分页部件有机地结合在一起,建立起完整 的存储器管理与保护机构,为存储器管理提供4级保护,对指令 的执行进行测试与监督,保证指令的正确执行。 (3)采用RSC思想设计,使80486既带有CISC类微处理器的 特点,又具有RISC类微处理器的特色,与以往的CISC(80x86)微 处理器兼容
第2章 微处理器的结构及存储器组成 80486微处理器的特点有： (1) 浮点运算器FPU、8 KB程序与数据共用Cache和主CPU 集成在同一芯片中，减少了外部数据传送环节，提高了浮点运 算及数据处理的能力、速度和可靠性。 (2) 把分段部件和分页部件有机地结合在一起，建立起完整 的存储器管理与保护机构，为存储器管理提供4级保护，对指令 的执行进行测试与监督，保证指令的正确执行。 (3) 采用RISC思想设计，使80486既带有CISC类微处理器的 特点，又具有RISC类微处理器的特色，与以往的CISC(80x86)微 处理器兼容
第2章微处理器的结构及存储器组成 (4)在总线接口部件中设有成组控制和 Cache控制部件,支 持CPU在成组传送周期几乎以每个时钟周期传送一个字(2个字 节)的速度连续从主存或外部 Cache存储器中选取指令和数据, 送入内部 Cache存储器。另外还设有总线大小控制部件,控制传 送数据的宽度,同时提供数据传送时的奇偶控制。为了使宽总 线达到最佳使用效果,在系统总线接口部件中配有写缓冲存储 器
第2章 微处理器的结构及存储器组成 (4) 在总线接口部件中设有成组控制和Cache控制部件，支 持CPU在成组传送周期几乎以每个时钟周期传送一个字(2个字 节)的速度连续从主存或外部Cache存储器中选取指令和数据， 送入内部Cache存储器。另外还设有总线大小控制部件，控制传 送数据的宽度，同时提供数据传送时的奇偶控制。为了使宽总 线达到最佳使用效果，在系统总线接口部件中配有写缓冲存储 器