指令周期 取指↑ 执行 CPU 算术逻辑单元 0+6=6 控制 控制 操作控制器 时钟 状态条件寄存器 时序产生器 状态 反馈 累加器AC000006 程序计数器PC +1 指令译码器 000022 ADD C 000030 地址寄存器AR 指令寄存器 0 CLA 000006 C IR ADD 缓冲寄存器DR SIA 40 地址总线ABUS 数据总线DBUS 000006
指令周期 算术逻辑单元 状态条件寄存器 程序计数器PC 地址寄存器AR 地址总线ABUS 数据总线DBUS 累加器AC 缓冲寄存器DR CPU ALU 指令寄存器 IR 指令译码器 操作控制器 时序产生器 时钟 状态 反馈 取指 控制 执行 控制 c c c c +1 20 21 22 23 24 30 31 40 CLA ADD 30 STA 40 NOP JMP 21 000 006 000 021 ADD ADD 30 000 021 000 022 000 030 000 006 0+6=6 000 006
牢科学技术学院 指令周期 STA指令的指令周期 STA指令的指令周期由三个CPU周期组成。其中第 个cPU周期仍然是取指令阶段,其过程和CLA指令、 ADD指令完全一样,不同的是此阶段中程序计数器加1 后变为023,因而为取第四条指令做好了准备。我们假 定,第一个cPU周期后结束,“STA40”指令已放入指 令寄存器并完成译码测试 第二个cPU周期是送操作数地址。 第三个CPU周期是累加寄存器的内容传送到缓冲寄 存器,然后再存入到所选定的存储单元中 2021年2月20日1时16分
2021年2月20日1时16分 22 2021年2月20日1时16分 指令周期 • STA指令的指令周期 STA指令的指令周期由三个CPU周期组成。其中第 一个CPU周期仍然是取指令阶段，其过程和CLA指令、 ADD指令完全一样，不同的是此阶段中程序计数器加1 后变为023，因而为取第四条指令做好了准备。我们假 定，第一个CPU周期后结束， “STA 40”指令已放入指 令寄存器并完成译码测试。 第二个CPU周期是送操作数地址。 第三个CPU周期是累加寄存器的内容传送到缓冲寄 存器，然后再存入到所选定的存储单元中
指令周期 取指个 执行 CPU 算术逻辑单元 控制 控制 ALU 状态条件寄存器 操作控制器 时钟 时序产生器 状态 反馈 累加器Ac000006 C 程序计数器Pd +1 指令译码器 000022 STA40 C 000040 地址寄存器AR CLA 000006 C 指令寄存器 IR ADD 30 缓冲寄存器DR STA 40 地址总线ABUs 数据总线DBUs 24MP2I 40000006
指令周期 算术逻辑单元 状态条件寄存器 程序计数器PC 地址寄存器AR 地址总线ABUS 数据总线DBUS 累加器AC 缓冲寄存器DR CPU ALU 指令寄存器 IR 指令译码器 操作控制器 时序产生器 时钟 状态 反馈 取指 控制 执行 控制 c c c c +1 20 21 22 23 24 30 40 CLA ADD 30 STA 40 NOP JMP 21 000 006 000 022 STA STA 40 000 022 000 023 000 040 000 006 000 006 000 006
牢科学技术学院 指令周期 NOP指令和JMP指令的指令周期 NOP指令是一条空指令,包含两个CPU周期,第一个 周期取指令,第二个周期执行指令,因是空指令,所以操 作控制器不发出任何控制信号。 JMP指令由两个CPU周期组成,第一个周期是取指令周 期,同其他指令。第二个周期为执行阶段,CPU把指令寄 存器中的地址码部分21送到程序计数器,从而用新内容21 代替PC原先的内容25,这样,下一条指令将不从25单元 中读出,而从21单元开始读出并执行,从而改变了程序原 先的执行顺序。 2021年2月20日1时16分
2021年2月20日1时16分 24 2021年2月20日1时16分 指令周期 • NOP指令和JMP指令的指令周期 NOP指令是一条空指令，包含两个CPU周期，第一个 周期取指令，第二个周期执行指令，因是空指令，所以操 作控制器不发出任何控制信号。 JMP指令由两个CPU周期组成，第一个周期是取指令周 期，同其他指令。第二个周期为执行阶段，CPU把指令寄 存器中的地址码部分21送到程序计数器，从而用新内容21 代替PC原先的内容25，这样，下一条指令将不从25单元 中读出，而从21单元开始读出并执行，从而改变了程序原 先的执行顺序
指令周期 取指 执行 算术逻辑单元 控制 控制 ALU 状态条件寄存器 时钟 操作控制器 时序产生器 状态 反馈 累加器Ac000006 C 程序计数器Pd +1 指令译码器 JMP 21 C 000021 地址寄存器AR CLA JMP 21 C 指令寄存器 ADD 30 缓冲寄存器DR IR STA 40 地址总线ABUs 数据总线DBUs 24MP2I 40000006
指令周期 算术逻辑单元 状态条件寄存器 程序计数器PC 地址寄存器AR 地址总线ABUS 数据总线DBUS 累加器AC 缓冲寄存器DR ALU 指令寄存器 IR 指令译码器 操作控制器 时序产生器 时钟 状态 反馈 取指 控制 执行 控制 c c c c +1 20 21 22 23 24 30 40 CLA ADD 30 STA 40 NOP JMP 21 000 006 000 024 JMP 21 JMP 21 000 024 000 021 000 006 000 006 000 025 000 021