③片选和读写控制逻辑 片选端CS*或CE 有效时,可以对该芯片进行读写操作 输出OE ■控制读操作。有效时,芯片内数据输出 该控制端对应系统的读控制线 写WE ■控制写操作。有效时,数据进入芯片中 ■该控制端对应系统的写控制线
11 ③ 片选和读写控制逻辑 ◼ 片选端CS*或CE* ◼ 有效时，可以对该芯片进行读写操作 ◼ 输出OE* ◼ 控制读操作。有效时，芯片内数据输出 ◼ 该控制端对应系统的读控制线 ◼ 写WE* ◼ 控制写操作。有效时，数据进入芯片中 ◼ 该控制端对应系统的写控制线
12 2.2.4随机存取存储器 静态RAM SRAM 2114 SRAM 6264 动态RAM DRAM 4116 DRAM 216
12 2.2.4 随机存取存储器 静态RAM SRAM 2114 SRAM 6264 动态RAM DRAM 4116 DRAM 2164
13 2.25静态RAM SRAM的基本存储单元是触发器电路 每个基本存储单元存储二进制数一位 ■许多个基本存储单元形成行列存储矩阵 ■SRAM一般采用“字结构”存储矩阵: n每个存储单元存放多位(4、8、16等) 每个存储单元具有一个地址
13 2.2.5 静态RAM ◼ SRAM的基本存储单元是触发器电路 ◼ 每个基本存储单元存储二进制数一位 ◼ 许多个基本存储单元形成行列存储矩阵 ◼ SRAM一般采用“字结构”存储矩阵： ◼ 每个存储单元存放多位（4、8、16等） ◼ 每个存储单元具有一个地址
14 SRAM芯片2114 18H Vcc 7 16 存储容量为1024×4 AAAA 2345 8 15 18个引脚: 14O1 10根地址线A~A A1613-IO2 4根数据线I/o4I/O1 A2712O 片选CS CS*811o4 n读写WE GND-9 10F WE ■■■■■L 功
14 SRAM芯片2114 ◼ 存储容量为1024×4 ◼ 18个引脚： ◼ 10根地址线A9 ～A0 ◼ 4根数据线I/O4 ～I/O1 ◼ 片选CS* ◼ 读写WE* 1 2 3 4 5 6 7 8 9 18 17 16 15 14 13 12 11 10 Vcc A7 A8 A9 I/O1 I/O2 I/O3 I/O4 WE* A6 A5 A4 A3 A0 A1 A2 CS* GND 功能
15 SRAM2114的读周期 T读取时间 从读取命令发出到数据稳定出现的时间 给出地址到数据出现在外部总线上 TPc读取周期 两次读取存储器所允许的最小时间间隔 有效地址维持的时间 WE ·
15 SRAM 2114的读周期 数据 地址 TCX TODT TOHA TRC TA TCO DOUT WE CS ◼ TA读取时间 从读取命令发出到数据稳定出现的时间 给出地址到数据出现在外部总线上 ◼ TRC读取周期 两次读取存储器所允许的最小时间间隔 有效地址维持的时间