4.1.3存储器结构 1.存储系统的层次结构 ▲存储系统的层次结构就是把各种不同容量和不同存取 速度的存储器按一定的结构有机地组织在一起; 程序和数据按不同的层次存放在各级存储器中,而整 个存储系统具有较好的速度、容量和价格等方面的综 合性能指标。 ▲由二类存储器构 成的存储系统层 CPU 主存 辅存 次结构 高速缓存 图4.1存储器系统的层次结构
4.1.3 存储器结构 1. 存储系统的层次结构 ▲ 存储系统的层次结构就是把各种不同容量和不同存取 速度的存储器按一定的结构有机地组织在一起； • 程序和数据按不同的层次存放在各级存储器中，而整 个存储系统具有较好的速度、容量和价格等方面的综 合性能指标。 ▲ 由二类存储器构 成的存储系统层 次结构 CPU 主存 辅存 高速缓存 图4.1 存储器系统的层次结构
(1)“高速缓存一主存”层次 这个层次主要解决存储器的速度问题。 。在CPU与主存之间再增设一级存储器, 称高速缓冲存储器( Cache)。 Cache是一种采用和CPU工艺相类似的半导体器件构 成的存储装置,其速度可与CPU相匹配,但容量较小, 只能存放一小段程序和数据。 CPU访问内存时,将地址码同时送到 Cache和主存, 若在 Cache中找到相应内容,称访问“命中”,信息 就从 Cache中读取; 否则CPU就以较慢的速度从主存中读取(称访问“不 命中”)。此时一般要进行 Cache和主存的信息交换
(1) “高速缓存—主存”层次 • 这个层次主要解决存储器的速度问题。 • 在CPU与主存之间再增设一级存储器， 称高速缓冲存储器（Cache）。 • CPU访问内存时，将地址码同时送到Cache和主存， 若在Cache中找到相应内容，称访问“命中”，信息 就从Cache中读取； • 否则CPU就以较慢的速度从主存中读取（称访问“不 命中”）。此时一般要进行Cache和主存的信息交换。 • Cache是一种采用和CPU工艺相类似的半导体器件构 成的存储装置，其速度可与CPU相匹配，但容量较小， 只能存放一小段程序和数据
(2)“主存辅存”层次 这个层次主要解决存储器的容量问题 把正在被CPU使用的“活动”的程序和数据放在主存 中,其余信息则存放在容量大、但速度较慢的辅存中。 具有“主存辅存”层次的存储系统是一个既具有主 存的存取速度又具有辅存的大容量低成本特点的一个 存储器总体
(2) “主存—辅存”层次 • 这个层次主要解决存储器的容量问题。 • 具有“主存—辅存”层次的存储系统是一个既具有主 存的存取速度又具有辅存的大容量低成本特点的一个 存储器总体。 • 把正在被CPU使用的“活动”的程序和数据放在主存 中，其余信息则存放在容量大、但速度较慢的辅存中
2.多体交叉存取 ▲把主存分为若干容量相同、能独立地由CPU进行存 取的存储体。 CPU 在不提高各存储体存取 速度的前提下,通过 总线控制器 CPU与各存储体的并行 M 交叉存取操作,提高整 个主存储器的频宽。 图4.2多体交叉存储系统 。设有m个体,地址为0,m km的存储单元位 于0号存储体中;地址为1,m+1,…,km+1的存 储单元位于1号存储体中;…;地址为m-1,2m-1, (k+1)m1的存储单元位于m-1号存储体中
2. 多体交叉存取 ▲ 把主存分为若干容量相同、能独立地由CPU进行存 取的存储体。 • 在不提高各存储体存取 速度的前提下，通过 CPU与各存储体的并行 交叉存取操作，提高整 个主存储器的频宽。 CPU 总线控制器 M0 M3 M2 M1 图4.2 多体交叉存储系统 • 设有m个体，地址为 0，m，…… km 的存储单元位 于0号存储体中；地址为 1，m+1，…… km+1 的存 储单元位于1号存储体中；……；地址为m-1，2m-1， …… (k+1)m-1 的存储单元位于m-1号存储体中
▲CPU访问M0M3的时间安排 读写命令0 读写命令1 读写命令2 读写命令3 (a)CPU依次向各体发出读写命令 (b)CPU访问各存储体的时间 图4.3多体交叉存储器的访问 尽管每个存储体的存储周期为TM,但CPU每隔1/4TM 就可以读出或写入一个数据
▲ CPU访问M0~ M3的时间安排 读写命令0 读写命令3 读写命令2 读写命令1 (a) CPU依次向各体发出读写命令 (b) CPU访问各存储体的时间 图4.3 多体交叉存储器的访问 TM • 尽管每个存储体的存储周期为TM，但CPU每隔1/4TM 就可以读出或写入一个数据