第?章常用集成时序逻辑器件及应用 表7-574LS192功能表 CP+ CP- LD C,I Qp Qc QB QA × 0000 ×00DCBA 加法计数 减法计数 1110 保持
第7章 常用集成时序逻辑器件及应用 表 7-5 74LS192功能表
第?章常用集成时序逻辑器件及应用 ①该器件为双时钟工作方式,CP是加计数时钟输入 CP是减计数时钟输入,均为上升沿触发,采用8421BCD码 计数。 ②C为异步清0端,高电平有效。 ③LD为异步预置控制端,低电平有效,当C=0、LD=0时 预置输入端D、C、B、A的数据送至输出端,即 LDO BOADCBA。 ④进位输出和借位输出是分开的。 Oc为进位输出,加法计数时,进入1001状态后有负脉冲 输出,脉宽为一个时钟周期 O为借位输出,减法计数时,进入000态后有负脉冲 输出,脉宽为一个时钟周期
第7章 常用集成时序逻辑器件及应用 ① 该器件为双时钟工作方式，CP+是加计数时钟输入， CP-是减计数时钟输入，均为上升沿触发，采用8421 BCD码 计数。 ② Cr为异步清0端，高电平有效。 ③ LD为异步预置控制端，低电平有效，当Cr =0、LD=0时 预置输入端 D 、 C 、 B 、 A 的 数 据 送 至 输 出 端 ， 即 QDQCQBQA =DCBA。 ④ 进位输出和借位输出是分开的。 OC为进位输出，加法计数时，进入1001状态后有负脉冲 输出，脉宽为一个时钟周期。 OB为借位输出，减法计数时，进入0000状态后有负脉冲 输出，脉宽为一个时钟周期
第?章常用集成时序逻辑器件及应用 4.二进制可逆集成计数器74LSl69 (MSB 表7-674LS169功能表 P Op Oc OB OA CP P+T U/D LD QD Qc QB QA UD 74LS169O 1 保持 X 0D CBA DCP DCB A LD ↑011二进制加法计数 ↑001二进制减法计数 图7-674LS169传统逻辑符号
第7章 常用集成时序逻辑器件及应用 4. 二进制可逆集成计数器74LS169 图7-6 74LS169传统逻辑符号 表 7-6 74LS169功能表 QD QC QB QA D C B A 74LS169 CP L D OC (MSB) P T U/D
第?章常用集成时序逻辑器件及应用 74LS169的特点如下: ①该器件为加减控制型的可逆计数器,UD=1时进行加法 计数,UD=0时进行减法计数。模为16,时钟上升沿触发。 ②LD为同步预置控制端,低电平有效。 ③没有清0端,因此清0靠预置来实现。 ④进位和借位输出都从同一输出端O输出。当加法计数进 入1l后,O端有负脉冲输出,当减法计数进入000后,Oc端 有负脉冲输出。输出的负脉冲与时钟上升沿同步,宽度为一个 时钟周期。 ⑤P、T为计数允许端,低电平有效。只有当LD=1, P=T=0,在CP作用下计数器才能正常工作,否则保持原状态
第7章 常用集成时序逻辑器件及应用 74LS169 ① 该器件为加减控制型的可逆计数器，U/D=1时进行加法 计数，U/D=0时进行减法计数。模为16，时钟上升沿触发。 ② LD为同步预置控制端，低电平有效。 ③ 没有清0端， 因此清0靠预置来实现。 ④ 进位和借位输出都从同一输出端OC输出。当加法计数进 入1111后，OC端有负脉冲输出，当减法计数进入0000后，OC端 有负脉冲输出。输出的负脉冲与时钟上升沿同步，宽度为一个 时钟周期。 ⑤ P、T为计数允许端，低电平有效。只有当LD=1， P=T=0， 在CP作用下计数器才能正常工作，否则保持原状态 不变
第?章常用集成时序逻辑器件及应用 LD置入 B 数据输入 ------------------------------------------------------------------------------ U/D P和T 2c 13 2 0151413 加法计数—-保持 减法计数 置入 图7-774LS169时序工作波形图
第7章 常用集成时序逻辑器件及应用 图 7-7 74LS169时序工作波形图 L D置 入 A B C D C P 数据输入 U/D P和T QA QB QC QD 13 14 15 0 1 2 2 2 1 0 15 14 13 加法计数 保 持 减法计数 置 入 OC