(2)读/写控制逻辑 决定三个计数器和控制字寄存器中哪一个能进行工 作,并控制内部总线上数据传送的方向。 ①CS片选信号低电平有效此时CPU才能对8253进行读写操作) 由地址总线经ⅣO端口译码电路产生。 ②R读信号,低电平有效,此时表示CPU正在读取所选定的计 数器通道中的内容。 ③WR写信号,低电平有效,此时表示CPU正在将计数初值写入 所选中的计数通道中或将控制字写入控制寄存器中。 ④A1A端口选择信号,8253内部有3个计数器通道和一个控制寄 存器端口。当A1A=0001,10时表示分别选中计数器通道0,1,2, 当A1A0=1时选中控制寄存器端口
决定三个计数器和控制字寄存器中哪一个能进行工 作，并控制内部总线上数据传送的方向
(3)控制寄存器 接收从CPU来的控制字,并由控制字的D、D位的 编码决定该控制字写入哪个计数器的控制寄存器,控制 寄存器只能写入,不能读出。 (4)计数器 当8253用作计数器时,加在CLK引脚上脉冲的间隔 可以是不相等的;当它用作定时器时,则在CLK引脚应 输入精确的时钟脉冲,8253所能实现的定时时间,取决 于计数脉冲的频率和计数器的初值,即:定时时间=时 钟脉冲周期T×预置的计数初值n 对8253来讲,外部输入到CLK引脚上的时钟脉冲 频率不能大于2MHZ,否则需分频后才能送到CLK端
接收从CPU来的控制字，并由控制字的D7、D6位的 编码决定该控制字写入哪个计数器的控制寄存器，控制 寄存器只能写入，不能读出。 当8253用作计数器时，加在CLK引脚上脉冲的间隔 可以是不相等的；当它用作定时器时，则在CLK引脚应 输入精确的时钟脉冲，8253所能实现的定时时间，取决 于计数脉冲的频率和计数器的初值，即：定时时间=时 钟脉冲周期Tc×预置的计数初值n。 对8253来讲，外部输入到CLK引脚上的时钟脉冲 频率不能大于2MHZ，否则需分频后才能送到CLK端
内部总线 初值寄存器 控制单元 减1计数器 CLK OUT 输出锁存器 GATE 图10.2计数器内部逻辑图
图10.2 计数器内部逻辑图 控制单元 初值寄存器 减1计数器 输出锁存器 内 部 总 线 CLK GATE OUT 控制单元 初值寄存器 减1计数器 输出锁存器 内 部 总 线 CLK
、8253的引脚信号 8253是 片具有3 D 计 D ELKo 个独立通数D6 GATO 数器 道的16位 据D D 10 OUT 线 0 计数器定 D 时器芯片, 15 CLKI 14 GATEI 使用单 计数器 13 +5V电源, 控RD_N 制 WR 23 24引脚双线 列直插式 AA 2 CIK2)计 21 16 GATE 数器 封装,如m=2 17 OUT2 2 图103所示 ¨图10.38253PIT管脚图
二、8253的引脚信号 图10.3 8253PIT管脚图 8 7 6 5 4 3 2 1 22 23 20 19 21 9 11 10 15 14 13 18 16 17 CLK0 GATE0 OUT0 CLK1 GATE1 OUT1 CLK2 GATE2 OUT2 D0 D1 D2 D3 D4 D5 D6 D7 A1 A0 VCC GND WR RD CS 图8-3 8253的引脚信号 24 12 8 7 6 5 4 3 2 1 22 23 20 19 21 9 11 10 15 14 13 18 16 17 CLK0 GATE0 OUT0 CLK1 GATE1 OUT1 CLK2 GATE2 OUT2 D0 D1 D2 D3 D4 D5 D6 D7 A1 A0 VCC GND WR RD CS 图8-3 8253的引脚信号 24 12
1.与CPU的接囗信号 (1)DD三态双向数据线。与CPU数据总线相连, 用于传递CPU与8253之间的数据信息、控 制信息和状态信息; (2)CS—片选信号( Chip select,输入,低电平有效; (3)WR—写信号,输入,低电平有效,用于控制CPU对 8253的写操作,可与A1,A0信号配合以决定 是写入控制字还是计数初值;
1. 与CPU的接口信号