存储层次的性能参数(1/2) 假设采用二级存储:M和M2 ·M1和M2的容量、价格、访问时间分别为: Lower Level To Processor Upper Level Memory Memory Blk X From processor Blk Y 计算机体系结构 Chapter511
计算机体系结构 Chapter5.11 存储层次的性能参数(1/2) 假设采用二级存储：M1和M2 • M1和M2的容量、价格、访问时间分别为： S1 、 C1、TA1 S2、C2、TA2 Lower Level Upper Level Memory Memory To Processor From Processor Blk X Blk Y
存储层次的性能参数(2/2) 存储层次的平均每位价格C C=(C12S1+C2*S2)/(S1+S2) 命中(Hit:访问的块在存储系统的较高层次上 ·若一组程序对存储器的访问,其中N1次在M1中找到所需数据,N2次在M2中找到 数据则 Hit rate(命中率):存储器访问在较高层命中的比例H=N1(N+N2) · Hit Time(命中时间):访问较高层的时间,TA 失效(Miss):访问的块不在存储系统的较高层次上 Miss Rate(失效)=1-( Hit Rate)=1-H=N2(N1+N2) 当在M1中没有命中时:一般必须从M2中将所访问的数据所在块搬到M1中,然后 cPU才能在M1中访问。 设传送一个块的时间为Tp,即不命中时的访问时间为:TA2+TB+TA1=TA1+TM TM通常称为失效开销 平均访存时间: ·平均访存时间TA=HTA1+(11(TA1+TM)=T1+(1H)时算机体系结构 Chapter12
计算机体系结构 Chapter5.12 存储层次的性能参数 (2/2) ▪ 存储层次的平均每位价格C • C=(C1*S1+C2*S2 )/(S1+S2 ) ▪ 命中(Hit): 访问的块在存储系统的较高层次上 • 若一组程序对存储器的访问，其中N1次在M1中找到所需数据，N2次在M2中找到 数据 则 • Hit Rate（命中率）: 存储器访问在较高层命中的比例 H= N1 /(N1+N2 ) • Hit Time（命中时间）:访问较高层的时间，TA1 ▪ 失效(Miss):访问的块不在存储系统的较高层次上 • Miss Rate （失效）= 1 - (Hit Rate) = 1 – H ＝ N2 /(N1+N2 ) • 当在M1中没有命中时：一般必须从M2中将所访问的数据所在块搬到M1中，然后 CPU才能在M1中访问。 • 设传送一个块的时间为TB,即不命中时的访问时间为：TA2+TB+TA1 = TA1+TM TM 通常称为失效开销 ▪ 平均访存时间: • 平均访存时间 TA = HTA1+(1-H)(TA1+TM) = TA1+(1-H)TM
常见的存储层次的组织 Registers<→> Memory 由编译器完成调度 cache≤-> memory 由硬件完成调度 memory <- disks 由硬件和操作系统(虚拟管理 由程序员完成调度 计算机体系结构 Chapter513
计算机体系结构 Chapter5.13 常见的存储层次的组织 ▪ Registers <-> Memory • 由编译器完成调度 ▪ cache <-> memory • 由硬件完成调度 ▪ memory <-> disks • 由硬件和操作系统（虚拟管理） • 由程序员完成调度
存储层次研究的四个问题 Q1: Where can a block be placed in the upper level? Block placement Q2: How is a block found if it is in the upper level? (Block identification Q3: Which block should be replaced on a miss? (Block replacement Q4: What happens on a write? (Write strategy 计算机体系结构 Chapter514
计算机体系结构 Chapter5.14 存储层次研究的四个问题 ▪ Q1: Where can a block be placed in the upper level? (Block placement) ▪ Q2: How is a block found if it is in the upper level? (Block identification) ▪ Q3: Which block should be replaced on a miss? (Block replacement) ▪ Q4: What happens on a write? (Write strategy)
需考虑的其他问题 cPU如何知道一次访问是否命中 ·即需要能较早的知道是否命中,以便发出相应的信号 失效开销问题 如果失效开销很短,CPU可以等待 如果失效开销较长,cPU可能会先作其他事情 其他一些问题 可能需要更多的硬件开销和软件开销 硬件和软件引起的异常会增多 计算机体系结构 Chapter515
计算机体系结构 Chapter5.15 需考虑的其他问题 ▪ CPU如何知道一次访问是否命中 • 即需要能较早的知道是否命中，以便发出相应的信号 ▪ 失效开销问题 • 如果失效开销很短，CPU可以等待 • 如果失效开销较长，CPU可能会先作其他事情 ▪ 其他一些问题 • 可能需要更多的硬件开销和软件开销 • 硬件和软件引起的异常会增多