实验2计数器的原理图设计111112.0.us1.0 us3.0.us4.0.usPSValueHame21.525ns21.53DOA 0cp+HOoutY3Y0X12X3图11.104进制加法计数器功能仿真波形图(3)下载验证招下载到对4进制加法计数器进行引脚分配再重新编译，EDA实验系统上进行验证1福
实验2 计数器的原理图设计 （3）下载验证 对4进制加法计数器进行引脚分配再重新编译，下载到 EDA实验系统上进行验证。 图11.10 4进制加法计数器功能仿真波形图
祥实验2计数器的原理图设计花2.设计一个有时钟使能的2位10计数器11(1)设计电路原理图74390是一个双十进制计数器，是频率计的核心元件之一，10进制频率计数器是一个含有时钟使能及进位扩展输出的十进制计数器，为此用74390和其他一些辅助元件来完成。电路原理图如图11.11所示，图中74390连接成两个独立的十进制计数器，待测频率信号clk通过一个与门进入74390的计数器的时钟输入端1CLKA，与门的另一端由计数使能信号enb控制：当enb=1时允许计数；enb=0'时禁止计数。计数器111
实验2 计数器的原理图设计 2. 设计一个有时钟使能的2位10计数器 (1)设计电路原理图 74390是一个双十进制计数器，是频率计的核心元件之一， 10进制频率计数器是一个含有时钟使能及进位扩展输出的十 进制计数器，为此用74390和其他一些辅助元件来完成。电 路原理图如图11.11所示，图中74390连接成两个独立的十进 制计数器，待测频率信号clk通过一个与门进入74390的计数 器的时钟输入端1CLKA，与门的另一端由计数使能信号enb 控制：当enb=‘1’时允许计数；enb=‘0’时禁止计数。计数器1
实验2计数器的原理图设计的4位输出q[3]、q[2]、q[1]和q[0]并成总线表达方式即q[3.0]，由图11.11中的OUTPUT输出端口向外输出计数值，同时由一个4输入与门和两个反相器构成进位信号进入第二个计数器的时钟输入端2CLKA。第二个计数器的4位计数输出是q[7]、q[6]、q[5]和q[4]，总线输出信号是q[7..4]。这两个计数器的总的进位信号，即可用于扩展输出的进位信号由一个6输入与门和两个反相器产生，由cout输出，clr是计数器的清零信号
实验2 计数器的原理图设计 的4位输出q[3]、q[2]、q[1]和q[0]并成总线表达方式即 q[3.0]，由图11.11中的OUTPUT输出端口向外输出计 数值，同时由一个4输入与门和两个反相器构成进位信 号进入第二个计数器的时钟输入端2CLKA。第二个计 数器的4位计数输出是q[7]、q[6]、q[5]和q[4]，总线输 出信号是q[7.4]。这两个计数器的总的进位信号，即可 用于扩展输出的进位信号由一个6输入与门和两个反相 器产生，由cout输出，clr是计数器的清零信号
社实验2计数器的原理图设计74390ANDAqo[0]AND1CLR1QAq0[1]ent1QB1CLKAqo[2]1CLKB1QCinsq0[3]1QDq1[4]instt2QAq1[5]INPUT2CLR2QBYCCq1[6]2Q02CLKA1[7]90/3.02CLKB2QDqom3.0mStDUALCOUNTERcountinst7图11.11带有时钟使能的2位10进制计数器
实验2 计数器的原理图设计 图11.11 带有时钟使能的2位10进制计数器
社实验2计数器的原理图设计爱(2)1电路仿真电路仿真波形如图11.12所示，当clk输入时钟信号时，Iclr高电平时清零，当enb为高电平时允许计数，当低4位计数器计数到9时，向高4位计数器进位。通过分析发现电路功能完全符合设计要求。6.0us2.0us4.0us8.0us10.0us12.0 us14.0 us16.0 uspsValName21.5ns21clkDOclr102enb国00Y18X91国ql图11.12带有时钟使能的2位10进制计数器功能仿真波形图
实验2 计数器的原理图设计 （2）电路仿真 电路仿真波形如图11.12所示，当clk输入时钟信号时，clr高电 平时清零，当enb为高电平时允许计数，当低4位计数器计数 到9时，向高4位计数器进位。通过分析发现电路功能完全符 合设计要求。 图11.12 带有时钟使能的2位10进制计数器功能仿真波形图