实验1简单逻辑电路的原理图设计招三.实验任务2.设计一个BCD译码器，进行仿真并下载测试（1）BCD译码器电路原理图如图11.6所示1117448COTPUTQOOADOAOLTAUTOBQ1D1OUTPUTCOCQ2D2OUTPUYODDQ3D3OLTPUTQ4OELTNCCEOUTPUT'OFQ5RBINOUTPUTOGQ6BINRBONBCDTO7SEG111图11.6BCD译码器电路原理图11森1
实验1 简单逻辑电路的原理图设计 2. 设计一个BCD译码器，进行仿真并下载测试。 （1） BCD译码器电路原理图如图11.6所示。 图11.6 BCD译码器电路原理图 三. 实验任务
实验1简单逻辑电路的原理图设计招馨三.实验任务1（2）用图形编辑方法完成电路的输入，以及管脚命名等，具体步骤参看实验内容1的2-4线译码器7448输入信号为BCD码，输出端为a、b、C、d、e、f、g共7线，连接共阴数码管的a、b、c、d、e、f、g七段，另有3条控制线接VCC，RBON端为测试端。（3）电路仿真1111建立波形文件，加入节点，完成功能仿真，为了便于分析，将图中单独的端口进行了合并，如图11.7所示，图中数据用16进制显示。时序仿真波形图如图11.8所示，图中数据用2进制显示
实验1 简单逻辑电路的原理图设计 （2）用图形编辑方法完成电路的输入,以及管脚命名等，具体步 骤参看实验内容1的2-4线译码器。 7448输入信号为BCD码，输出端为a、b、c、d、e、f、g共7线， 连接共阴数码管的a、b、c、d、e、f、g七段，另有3条控制 线接VCC，RBON端为测试端。 （3）电路仿真 建立波形文件，加入节点，完成功能仿真，为了便于分析，将 图中单独的端口进行了合并，如图11.7所示，图中数据用16进 制显示。时序仿真波形图如图11.8所示，图中数据用2进制显 示。 三. 实验任务
实验1简单逻辑电路的原理图设计招三.实验任务1114.0.us8.0us12.0us16.0us20.0 usPSValueNamepsO psDO国DHOXEXFX0X1X2Y3X40X1X2X3Y4Y5X605国QH7F70007E7E Y7F X 33 X23X 79X19X7F33612314R图11.7BCD译码器功能仿真波形图11111（4）下载验证1根据任务1的步骤进行电路下载并进行验证1五.实验报告1总结用Quartusll软件开发系统对逻辑电路进行设计、仿真的操作步骤。2.分析实验任务1和任务2的基本原理，并画出仿真波形。3讨论用CPLD/FPGA开发系统进行逻辑电路设计的特点与优越性
实验1 简单逻辑电路的原理图设计 图11.7 BCD译码器功能仿真波形图 三. 实验任务 （4）下载验证 根据任务1的步骤进行电路下载并进行验证。 五. 实验报告 1．总结用QuartusII软件开发系统对逻辑电路进行设计、仿真的 操作步骤。 2. 分析实验任务1和任务2的基本原理，并画出仿真波形。 3．讨论用CPLD/FPGA 开发系统进行逻辑电路设计的特点与优 越性
实验2市计数器的原理图设计少一.实验目的1.进一步学习并掌握QuartusI开发系统的基本操作2.掌握利用QuartusIl设计电路原理图的方法。3.掌握在Quartusll中设计计数器电路与仿真的方法4.掌握CPLD/FPGA的开发流程5.掌握EDA实验开发系统的使用。-实验要求1111.预习教材中的相关内容。2.阅读并熟悉本次实验的内容。3.用图形输入方式完成电路设计。4.分析功能仿真与时序仿真的差别。5.下载电路到EDA实验系统验证结果
实验2 计数器的原理图设计 一. 实验目的 1. 进一步学习并掌握Quartus II 开发系统的基本操作。 2. 掌握利用Quartus II设计电路原理图的方法。 3. 掌握在Quartus II中设计计数器电路与仿真的方法。 4. 掌握CPLD/FPGA的开发流程。 5. 掌握EDA实验开发系统的使用。 二. 实验要求 1. 预习教材中的相关内容。 2. 阅读并熟悉本次实验的内容。 3. 用图形输入方式完成电路设计。 4. 分析功能仿真与时序仿真的差别。 5. 下载电路到EDA实验系统验证结果
社实验2计数器的原理图设计智三.实验任务1.用D触发器设计一个4进制加法计数器并进行仿真、下载验证。福（1）用D触发器构成的4进制加法计数器如图11.91所示。其中的7474是一个双D触发器74741PRN1DDUITPLIOut1101CLRNCPVPUT1QN1CLKOLITDLIouto202PRN恋2D2QN2CLRN2CLKDFLIP-FLOPS11图11.94进制加法计数器（2用QuartusI软件完成如图11.9所示的电路，建立波形湾景文件并进行仿真。功能仿真波形如图11.10所示
实验2 计数器的原理图设计 （2）用Quartus II软件完成如图11.9所示的电路，建立波形 文件并进行仿真。功能仿真波形如图11.10所示。 VCC c p INPUT D FLIP-FLOPS 2D 2PRN 1CLK 1D 1PRN 2CLK 2CLRN 1CLRN 1QN 2Q 2QN 1Q 7474 inst VCC OUTPUT Out1 OUTPUT out0 图11.9 4进制加法计数器 三. 实验任务 1. 用D触发器设计一个4进制加法计数器并进行仿真、 下载验证。 （1）用D触发器构成的4进制加法计数器如图11.9 所示。其中的7474是一个双D触发器