2.1.18086/8088微处理器 2.80868088的总线周期 ◆8086/8088通过BU完成的一次总线操作,称作一个总线周期。一个总线 周期由若干个时钟周期(T)组成 ◆8086/8088的基本总线周期是由T1,T2,T3,74表示的4个时钟周期组成 总线读/写操作的基本总线周期时序是:在T状态,输出读/写对象的地 址,在7273状态,数据总线传送数据,在T4状态,表示读/写结東 ◆Tν状态:当不能用基本总线周期完成读/写操作时,系统中的“ Ready电 路会产生 READY信号。当CPU在T3状态的下降沿检测到 READY无效信 号,表示数据传送未完成,在73之后插入1~n个等待周期Tw。当CPU检 测到 READY有效信号,会自动脱离Tw而进入T4状态。基本总线周期中 插入w状态实际上是快速CPU对慢速存储器或O设备的一种等待。 ◆7状态:当80868088的不需要执行总线操作时,BIU执行1~n个空闲周期 T,进入总线空闲状态(空操作)。T只是指总线操作的空闲,CPU内 部仍可进行有效操作。因此,在两个总线周期之间插入7状态, 实际上是总线接口部件BJU对执行部件EU的一种等待
2.1.1 8086/8088微处理器 2. 8086/8088的总线周期 ◆8086/8088通过BIU完成的一次总线操作，称作一个总线周期。一个总线 周期由若干个时钟周期（T）组成。 ◆8086/8088的基本总线周期是由T1，T2，T3，T4表示的4个时钟周期组成。 总线读/写操作的基本总线周期时序是：在T1状态，输出读/写对象的地 址，在T2~T3状态，数据总线传送数据，在T4状态，表示读/写结束。 ◆TW状态：当不能用基本总线周期完成读/写操作时，系统中的“Ready”电 路会产生READY信号。当CPU在T3状态的下降沿检测到READY无效信 号，表示数据传送未完成，在T3之后插入1~n个等待周期TW。当CPU检 测到READY有效信号，会自动脱离TW而进入T4状态。基本总线周期中 插入TW状态实际上是快速CPU对慢速存储器或I/O设备的一种等待。 ◆TI状态：当8086/8088的不需要执行总线操作时，BIU执行1~n个空闲周期 TI，进入总线空闲状态（空操作）。TI只是指总线操作的空闲，CPU内 部仍可进行有效操作。因此，在两个总线周期之间插入TI状态， 实际上是总线接口部件BIU对执行部件EU的一种等待
2.1.18086/8088微处理器 3.8086的引脚及其特性 (以8086最小模式为例的主要引脚) CLK:系统时钟信号,输入。 AD15~AD0:地址/数据复用线,双向,三态 A19/S6~A16/S3:地址/状态复用线,输出,三态。 BHES7:数据线高8位开放状态复用线,输出,三态 ALE:地址锁存信号,输出,高电平有效。 RD、WR:读、写选通信号,输出,低电平有效。(互斥) M/IO:存储器或IO选通信号,输出 DEN、DT/R:数据允许、数据收/发信号,输出。 RESET, READY,TEST:系统控制信号,输入 NMI,INTR,INTA:中断请求和中断响应信号,输入/出 HOLD,HLDA:总线请求、总线允许信号,输入/出
2.1.1 8086/8088微处理器 3. 8086的引脚及其特性 （以 8086最小模式为例的主要引脚） CLK：系统时钟信号，输入。 AD15~AD0：地址/数据复用线，双向，三态。 A19/S6~A16/S3：地址/状态复用线，输出，三态。 BHE/S7：数据线高8位开放/状态复用线，输出，三态。 ALE：地址锁存信号，输出，高电平有效。 RD、WR：读、写选通信号，输出，低电平有效。（互斥） M/IO：存储器或I/O选通信号，输出。 DEN、DT/R：数据允许、数据收/发信号，输出。 RESET，READY，TEST：系统控制信号，输入。 NMI，INTR，INTA：中断请求和中断响应信号，输入/出。 HOLD，HLDA：总线请求、总线允许信号，输入/出
80868088微机系統结构 8086/8088微机系统硬件结构组成由最小模式、最大模式 的不同而有所差异。最小/大模式具有共性的特点: ◆MNNX端接cc或GND,决定是最小模式或最大模式 ◆8284A为时钟发生器,外接15MHz振荡源,经8284A三分 频后,得到5MHz主频送系统时钟端CLK。 ◆用3片8282作地址锁存器,在T时锁存地址/数据复用线上 的A19~A0地址信号 当系统所连的存储器和外设较多时,需要增加数据总线 驱动能力,可选用1/2片8286作数据收发器 ◆系统组成还必须有半导体存储器RAM和ROM, 外部设备的IO接口,中断控制管理部件等组件
8086/8088微机系统结构 8086/8088微机系统硬件结构组成由最小模式、最大模式 的不同而有所差异。最小/大模式具有共性的特点： ◆MN/MX端接Vcc或GND，决定是最小模式或最大模式。 ◆8284A为时钟发生器，外接15MHz振荡源，经8284A三分 频后，得到5MHz主频送系统时钟端CLK。 ◆用3片8282作地址锁存器，在T1时锁存地址/数据复用线上 的A19~A0地址信号。 ◆当系统所连的存储器和外设较多时，需要增加数据总线 驱动能力，可选用1/2片8286作数据收发器。 ◆系统组成还必须有半导体存储器RAM和ROM， 外部设备的I/O接口，中断控制管理部件等组件