①取指周期(公共操作) 以(PC)为指令地址从内存读出指令; A、(PC)+1→PC,为顺序取下一指令作好地址准备 B、对操作码进行译码或测试,以确定进行的操作。 I CPU 算术逻辑单元 取指令控制 ALU 操作控制器 累加器 时序产生器 程序计数器v pC[00020←+1 指令寄存器 LCLA 寄存器 1AR□000020 寄存器 DR CLA h指令或数据内容 DBUS 231 30000006 40存和数 图5.6取出CLA指令 ①√c清AC) ALU 操作控制器←时钟 时序产生器←状态 000000 指令 程序计数器 译码器 PC[00o021 指令寄存器 缓冲 寄存器 存储器 地圳指令或数据内容 ABUS DBU 30000006 40存和数 图5.7CLA指令执行阶段
①取指周期（公共操作） 以（PC）为指令地址从内存读出指令； A、 （PC）+1→PC，为顺序取下一指令作好地址准备； B、 对操作码进行译码或测试，以确定进行的操作。 ALU 算术逻辑单元 0 0 0 0 2 0 CLA CLA 指令 译码器 操作控制器 时序产生器 取指令控制 0 0 0 0 2 0 时钟 累加器 AC 指令寄存器 IR 状态 反馈 程序计数器 PC 地址 寄存器 AR 缓冲 寄存器 DR 存储器 地址 指令或数据内容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 … JMP 21 … 30 000 006 31 40 存和数 地址总线 ABUS 数据总线 DBUS CPU ① ② ＋1 ③ ④ ⑤ 图 5.6 取出 CLA 指令 （清c AC） ALU 0 0 0 0 0 0 0 0 0 0 2 1 CLA CLA 指令 译码器 操作控制器 时序产生器 执行指令控制 0 0 0 0 2 0 时钟 累加器 AC 指令寄存器 IR 状态 反馈 程序计数器 PC 地址 寄存器 缓冲 AR 寄存器 DR 存储器 地址 指令或数据内容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 … JMP 21 … 30 000 006 31 40 存和数 地址总线 ABUS 数据总线 DBUS ① CPU 图 5.7 CLA 指令执行阶段 ②
②执行指令周期(假定采用正逻辑数的74181ALU) 本指令完成清“0”累加器AC的操作: 方式控制S0SS2S=LLHH,M=H。则ALU输出为 (2)ADD指令的指令周期 ADd 3 AC)+(30)→AC ①取指周期(与上相同) ②取操作数周期 有效地址E=30,在指令寄存器IR中 IR中的有效地址30→AR A.启动内存读取操作数 B.操作数S=(E)=00006→DR 取指令 →(Pc+1 执后)中:取下条 译码 操作数 加操作 取指周期 取操作数周期一执行周期→ 图5.8ADD指令的指令周期 ③执行周期 A.(DR)→ALU,(AC)→ALU B.(ALU)→AC 执行指令控制 作控制器←时钟 时序产生器<状态 累加器000000 程序计数器 PC[00022 指令寄存器 L CLA 30 R 缓冲 AR[000030 寄存器 L指令或数据内容 DBUS 存和数 图5.9取操作数周期
②执 为 0。 +（30）→AC ，在指令寄存器 IR 中。 06→DR ALU，（AC）→ALU 行指令周期（假定采用正逻辑数的 74181ALU） 本指令完成清“0”累加器 AC 的操作： 方式控制S0S1S2S3=LLHH，M=H。则ALU输出 （2） ADD 指令的指令周期 ADD 30 ；（AC） ①取指周期（与上相同） ②取操作数周期 有效地址 E=30 IR 中的有效地址 30→AR A． 启动内存读取操作数 B． 操作数 S=（E）=0000 取指令 PC＋1 指令 译码 取出 操作数 取下一条 指令 开始 取指周期 取操作数周期 图 5.8 ADD 指令的指令周期 执行 加操作 执行周期 ③执行周期 A． （DR）→ B． （ALU）→AC ALU 0 0 0 0 0 0 0 0 0 0 2 2 0 0 0 0 0 6 CLA 30 指令 译码器 操作控制器 时序产生器 执行指令控制 0 0 0 0 3 0 时钟 累加器 指令寄存器 IR 状态 反馈 程序计数器 PC 地址 寄存器 AR 缓冲 寄存器 DR 存储器 地址 指令或数据内容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 … JMP 21 … 30 000 006 31 40 存和数 地址总线 ABUS 数据总线 DBUS ① CPU 图 5.9 取操作数周期 ② ③
执行指令控制 ALU 累加器 飞 操作控制 ←状态 AC000006 程序计数器 PC[00022 指令寄存器 LADD 30 IR 缓冲 AR□000030 寄存器 DR000006 存储器 地圳[指令或数据内容 数据总线 ABUS DBUS 24JMP2 图5.10取操作数并执行加法操作 5.2.2时序发生器 1.时序信号的作用和体制 (1)作用:为计算机各部分的协调工作提供时序标志。 (2)体制 电位-脉冲制 取指周期 2.时序信号发生器 (1)三级时序系统的组成启动 执行周期 节拍周 期信号 发生器 节拍脉 品 信号 图5.11三级时序系统组成框图
ALU 0 0 0 0 0 6 0 0 0 0 2 2 0 0 0 0 0 6 ADD 30 指令 译码器 操作控制器 时序产生器 执行指令控制 0 0 0 0 3 0 时钟 累加器 AC 指令寄存器 IR 状态 反馈 程序计数器 PC 地址 寄存器 AR 缓冲 寄存器 DR 存储器 地址 指令或数据内容 20 CLA 21 ADD 30 22 STA 40 23 NOP 24 … JMP 21 … 30 000 006 31 40 存和数 地址总线 ABUS 数据总线 DBUS CPU 图 5.10 取操作数并执行加法操作 ①A ①B ② 5.2.2 时序 作用和体制 分的协调工作提供时序标志。 （2）体制 脉冲制 2． 时序信号发生器 的组成 发生器 1． 时序信号的 （1）作用：为计算机各部 Q Q CP D 电位- CPU 周 期信号 发生器 图 5.11 三级时序系统组成框图 取指周期 晶 振 S 启动 取数周期 执行周期 节拍周 期信号 发生器 T1 T2 Tn 节拍脉 … 冲信号 发生器 P1 P2 Pn R Q 停止 … （1）三级时序系统
①CPU周期信号发生器:产生CPU周期信号 *通常,机器运行期间,任一个时刻仅处于一个CPU周期状态。 ②节拍周期信号发生器:产生节拍电位T1-T4 *在定长CPU周期中,每个CPU周期含有相同的节拍电位数。 CPU周期取指) CPU周期取指) U周期取指) 节拍脉冲P1 节拍脉冲P3 节拍电位T 节拍脉冲P 频 clock 「L「「「LL「L 图5.12组合逻辑控制器的时序关系 特点:时间利用率高,控制较复杂。 ③节拍脉冲信号发生器:产生节拍脉冲信号P1一P4 图中,每个节拍电位包含一个脉冲 *节拍电位和节拍脉冲时间关系固定 (1)时钟脉冲源 为时序产生器提供频率稳定且电平匹配的方波始终脉冲信号。 组成:由石英晶体振荡器和与非门等组成 (2)节拍电位发生器 有循环移位寄存器和译码器组成。 图5.13环形脉冲发生器与译码逻辑
①CPU 周期信号发生器：产生 CPU 周期信号。 CPU 周期状态。 *在定长 CPU 周期中，每个 CPU 周期含有相同的节拍电位数。 特点： —P 提供频率稳定且电平匹配的方波始终脉冲信号。 和译码器组成。 CPU 周 *通常，机器运行期间，任一个时刻仅处于一个 ②节拍周期信号发生器：产生节拍电位 T1—T 4 。 时间利用率高，控制较复杂。 ③节拍脉冲信号发生器：产生节拍脉冲信号 P1 4 图中，每个节拍电位包含一个脉冲。 *节拍电位和节拍脉冲时间关系固定。 （1）时钟脉冲源 为时序产生器 组成：由石英晶体振荡器和与非门等组成。 （2）节拍电位发生器 有循环移位寄存器 期(取指) 图 5.12 组合逻辑控制器的时序关系 CPU 周期(取指) CPU 周期(取指) 节拍电位T1 节拍脉冲P1 节拍电位T2 节拍脉冲P2 节拍电位T3 节拍脉冲P3 节拍电位T4 节拍脉冲P4 主频 clock ο T4 Q Q D C1 Q Q D C2 Q Q D C3 ο T1 ο T2 ο T3 Q Q D C4 2 3 +5V CLR 脉冲时钟器 S Φ Φ R 图 5.13 环形脉冲发生器与译码逻辑
时钟源频率50MHz,周期T=20ns,脉冲宽度为10ns 「「「 一图5.14-4cPU周期 图5.14CPU周期与节拍电位的关系图 ①循环移位寄存器工作过程 A、总清信号CLR使C4置1,打开与非门3 B、l上升边经与非门3反相将C1-C3清“0” C、Φl上升边使C4打入0,关闭与非门3。 D、Φ2的下降边即Φ2的上升边使C1-C3打入100。 E、同理Φ3-4使C1-C3打入110和11l F、当C3=1时,Φ4使C4=1,5又使C1-C3清0。 G、在Φ6时又重复Φ2开始的过程。 ②产生四个等宽度的节拍电位T一T 译码逻辑: =O 机器运行时,由T0一74产生T一T4。 ③节拍脉冲P一P4的产生。 P2=72 B3=73·Φ,P4=74
时钟源频率 50MHz，周期 T=20ns，脉冲宽度为 10ns。 ①循环移位寄存器工作过程： A、 总清信号 1 23 4 5 6 7 8 9 10 Φ Φ C4 C1 C2 C3 T4 T3 T2 T1 图 5.14 CPU 周期 图 5.14 CPU 周期与节拍电位的关系图 CLR 使 C 置 1，打开与非门 3。 B、 Φ1 上升边经与非门 3 反相将 C —C 清“0”。 C、 4 1 3 Φ1上升边使 C 打入 0，关闭与非门 3。 D、 4 Φ2的下降边即 Φ2 的上升边使 C —C 打入 100。 E、 同理 Φ3—Φ4 使 C —C 打入 110 和 111。 F、 当 C =1 时， 1 3 1 3 3 Φ4使 C =1，Φ5 又使 C —C 清 0。 Φ ②产生四个等宽度的节拍电位 — = C 4 1 3 G、 在 Φ6 时又重复 2 开始的过程。 0 T 0 1 T4 译码逻辑： 0 T1 1 .C2 ， = C 0 T2 2 .C3 = C 0 T3 3 , 0 T4 =C1 机器运行时，由 — 产生 — 。 ③节拍脉冲 — 的产生。 0 T1 0 T4 T1 T4 P1 P4 ， P3 =T3 •Φ , P4 =T4 P1 =T1 •Φ ， P2 =T2 •Φ •Φ