存储地址分配表: 存储空间分配表 地址 器件A15~A13A2~A译码器有效输出 0000F101FH2KB×2RAMU 000 可变 Y=RAM CS U 2000--2FFFHPX3000-3FFFH 2KB UX 001 可变Y1= RAM CS 400H成5002KB×2RAME010可变Y2= RAM CS E000-FFFFH 4KB×2RAM 可变Y2= ROM CS 问题:上述地址有重叠区吗?为什么? 答案:有!因为A19~A16未参与译码控制
存储地址分配表： 0000 ～0FFFH或1000～1FFFH 2000 ～2FFFH或3000～3FFFH 4000 ～4FFFH或5000～5FFFH E000～FFFFH 2KB×2RAM 2KB×2RAM 2KB×2RAM 4KB×2RAM 地 址 器 件 A15～A13 A12～A0 000 001 010 111 U1 U2 U3 U4 U5 U6 U7 U8 可变 可变 可变 可变 译码器有效输出 Y0 = RAM CS Y1 = RAM CS Y2 = RAM CS Y7 = ROM CS 存储空间分配表 问题：上述地址有重叠区吗？为什么？ 答案：有！因为A19～A16未参与译码控制
三./0接口芯片与GP的连接 RESET CS 8255A RESET A CPU O B RD WR A D Q AD,ADo O G,A Q G,B ALE G A 74LS373 74LS1 M/IO +5V RD RD WR WR Ao Wr INTA NTR DD RD 8259A INTA CPU与接口电路连接示意图
三.I/O接口芯片与CPU的连接 Q7 Q6 Q5 Q0 Q2 Q1 74LS373 D7 D0 ～ G 74LS138 C B A G2B G2A G1 +5V AD7～AD0 INTA WR RD ALE M / IO INTR CPU RESET Y0 Y1 Y2 INTA RESET RD RD CS D7～D0 RD WR A1 A0 8255A 8253 8259A WR D7～D0 INT A0 CS A1 A0 D7～D0 CS WR CPU与接口电路连接示意图
说明:1.74LS373用于锁存A~A低八位地 址总线。 2.74LS138用于对A~A5三位地址译 冯,G1A接A,G2B接M/IO 即得74LS138能工作的条件是,CPU访问 I/O且端口地址为偶地址。 因此8253,8255,8259三芯片的地址 全部为偶地址
说明：1. 74LS373用于锁存A7 ～A0低八位地 址总线。 2. 74LS138用于对A7 ～A5三位地址译 码，G2A 接 A0， G2B 接 M / IO 即得 74LS138能工作的条件是，CPU访问 I/O且端口地址为偶地址。 因此8253，8255，8259三芯片的地址 全部为偶地址
RESET 8255A RESET D-D Y CPU AD,AD D-D 74LS373 RD 8259A INT INTA CPU与接口电路连接示意图 以8255的地址为例; A,A。AA AA A 00 00最小地址 由Y作为CS未参与 10最大地址 控制信号决定译码 若取A4,A3为00,则对应四个端口地址为00,02 04,06(注:有重叠区)
若取A4，A3为00，则对应四个端口地址为00，02， 04，06 (注：有重叠区) Q7 Q6 Q5 Q0 Q2 Q1 74LS373 D7 D0 ～ G 74LS138 C B A G2B G2A G1 +5V AD7～AD0 INTA WR RD ALE M / IO INTR CPU RESET Y0 Y1 Y2 INTA RESET RD RD CS D7～D0 RD WR A1 A0 8255A 8253 8259A WR D7～D0 INT A0 CS A1 A0 D7～D0 CS WR CPU与接口电路连接示意图 由 Y0 作 为 CS 最大地址 控制信号决定 未参与 译码 1 1 0 以8255的地址为例； A7 A6 A5 A4 A3 A2 A1 A0 0 0 0 X X 0 0 0 最小地址 …
I/O端口地址分配表: A~AsA2A1译码器有效输出器件 地址 00000-11Y0=8255cs8255A 00~06H 001 00~11Y1=8253CS 8253 20~26H 01000~01Y2=8259cS 8259A 40~42H 011~111 YaY 扩展 ?0~?XH (?为6,8,A,C或E) 注:1.表中各芯片的所有端口均为偶地址。 2.所有地址均有重叠区
I/O端口地址分配表： A7～A5 A2 A1 译码器有效输出 器 件 地 址 000 001 010 00～11 00～11 00～01 011～111 Y0 = 8255 CS Y1 = 8253 CS Y2 = 8259 CS Y3～Y7 8255A 8253 8259A 扩 展 00～06H 20～26H 40～42H ？0 ～？XH (? 为6, 8, A, C 或 E ) 注：1. 表中各芯片的所有端口均为偶地址。 2. 所有地址均有重叠区