4.2.2缓存一主存层次和主存辅存层次 10 ns 20 ns 200ns ms CPU 缓存 主存 辅存 (速度) (容量) 缓存一主存主存一辅存 主存储器虚拟存储器 实地址 虚地址 物理地址逻辑地址
CPU 缓存 主存 辅存 4.2.2 缓存—主存层次和主存—辅存层次 缓存 主存 主存 辅存 虚拟存储器 10 ns 20 ns 200 ns ms 虚地址 逻辑地址 实地址 物理地址 主存储器 （速度） （容量）
1) Cache.一主存层次:根据程序运行的局部性原理, 可以在计算机运行程序时,通过合理的调度将当前 使用最多的一小段程序和数据放在 Cache中,使 cPU大部分时间访问高速缓存 Cache,只有个别的 指令或数据从缓存中读不到,需要到主存去取。这 样,从整体运行的效果分析,CPU访存速度接近于 Cache的速度,而寻址空间和位价却接近于主存。 程序运行时的局部性原理表现在:在一小段时间内, 最近被访问过的程序和数据很可能再次被访问;在 空间上,这些被访问的程序和数据往往集中在一小 片存储区;在访问顺序上,指令顺序执行比转移执 行的可能性大(大约5:1)
1）Cache—主存层次：根据程序运行的局部性原理， 可以在计算机运行程序时，通过合理的调度将当前 使用最多的一小段程序和数据放在Cache中，使 CPU大部分时间访问高速缓存Cache，只有个别的 指令或数据从缓存中读不到，需要到主存去取。这 样，从整体运行的效果分析，CPU访存速度接近于 Cache的速度，而寻址空间和位价却接近于主存。 程序运行时的局部性原理表现在：在一小段时间 内， 最近被访问过的程序和数据很可能再次被访问；在 空间上，这些被访问的程序和数据往往集中在一小 片存储区；在访问顺序上，指令顺序执行比转移执 行的可能性大 (大约 5:1 )
2)主存一辅存层次: 为了更好地对主存、辅存统一调度,目前广泛采 用虚拟存储技术,即将主存与辅存的一部份通过软 硬结合的技术组成虚拟存储器,程序员可使用这个 比主存实际空间大得多的虚拟地址空间编程,当程 序运行时,再由软、硬件自动完成虚拟地址空间与 主存实际物理空间的转换。这个转换操作对于程序 员来说是透明的因此,从程序员的角度看,他所使 用的存储器其容量和位价接近于辅存,而速度接近 于主存
2）主存—辅存层次： 为了更好地对主存、辅存统一调度，目前广泛采 用虚拟存储技术，即将主存与辅存的一部份通过软 硬结合的技术组成虚拟存储器，程序员可使用这个 比主存实际空间大得多的虚拟地址空间编程，当程 序运行时，再由软、硬件自动完成虚拟地址空间与 主存实际物理空间的转换。这个转换操作对于程序 员来说是透明的.因此，从程序员的角度看，他所使 用的存储器其容量和位价接近于辅存，而速度接近 于主存
各级存储器存放的信息必须能够满足两个基本原则: 1.一致性原则:同一个信息在各级存储器中必须保持相同的值。 2包含性原则:处在内层(更靠近cPU)存储器中的信息一定 包含在各外层的存储器中 通过采用层次结构结合软硬件技术,从整个存 储系统来看,就达到了速度快、容量大、位价 低的优化效果
各级存储器存放的信息必须能够满足两个基本原则： 1.一致性原则：同一个信息在各级存储器中必须保持相同的值。 2.包含性原则：处在内层（更靠近CPU）存储器中的信息一定 包含在各外层的存储器中。 通过采用层次结构结合软硬件技术，从整个存 储系统来看，就达到了速度快、容量大、位价 低的优化效果
4.2主存储器 4.2.1概述 4.2.1.1主存的基本组成 数据总线 存储体 读写电路 MDRKE 注:MAR存储器地址寄存器 驱动器 MDR存储器数据寄存器 控制电路 MAR、MDR逻辑结构上属 译码器 MM,物理位置在CPU芯片中 数据线:双向,或两组单向线 MAR 控制信号地址线:单向 介地址总线 控制线:两种读/写控制线:单向 片选控制线:单向
4.2 主存储器 4.2.1 概述 4.2.1.1 主存的基本组成 注：MAR存储器地址寄存器 MDR存储器数据寄存器 MAR、MDR逻辑结构上属 MM，物理位置在CPU芯片中。 数据线：双向，或两组单向线 地址线：单向 控制线：两种 读/写控制线：单向 片选控制线：单向 存储 体 驱动 器 译码器 MAR 控制电路 读 写 电 路 MDR . . . . . . . . . . . . . . . . . . . . 地址总线 数据总线 控制信号