例7.2的程序段由图7.5可看出，输出为O时，LED亮，为1时，LED灭，由于要求8个LED间隔发光，所以可输出初始值为01010101B=55H；另外，每隔5秒变换发光状态，10小时结束，所以需变换的次数为10×60×60/5=7200。程序段如下：MOV CX,7200MOV AL,55HLOP：OUT40H，AL；40H是I/O端口地址CALLDELAY5S；延迟5秒钟XORAL,OFFHLOOP LOP
例7.2的程序段 ➢ 由图7.5可看出，输出为0时，LED亮，为1时，LED灭，由于 要求8个LED间隔发光，所以可输出初始值为01010101B=55H； ➢ 另外，每隔5秒变换发光状态，10小时结束，所以需变换的 次数为10×60×60/5=7200。 ➢ 程序段如下： MOV CX，7200 MOV AL，55H LOP: OUT 40H，AL；40H是I/O端口地址 CALL DELAY5S；延迟5秒钟 XOR AL，0FFH LOOP LOP
7.2可编程并行接口8255A7.2.18255A的内部结构和引脚特性7.2.28255A的控制字7.2.38255A的工作方式7.2.48255A的编程及应用
7.2 可编程并行接口8255A 7.2.1 8255A的内部结构和引脚特性 7.2.2 8255A的控制字 7.2.3 8255A的工作方式 7.2.4 8255A的编程及应用
7.2.18255A的内部结构和引脚特性18255A的内部结构28255A的引脚特性
7.2.1 8255A的内部结构和引脚特性 1 8255A的内部结构 2 8255A的引脚特性
1.8255A的内部结构图7.6数据总线缓冲器数据端口A、B、CA组和B组控制电路读/写控制逻辑
1.8255A的内部结构 图7.6 ★ 数据总线缓冲器 ★ 数据端口A、B、C ★ A组和B组控制电路 ★ 读/写控制逻辑
图7.68255A的内部结构与CPU接口内部逻辑与外设接口1/OA组A组端口APAPA控制(8)1/0A组端口CPC~PC4上半部（4)D~D,数据总线缓冲器8位内部数据总线1/OB组端口CPC~PCoT下半部（4)RD1/OWR读写B组B组端口B控制PB~PBA控制(8)Ao逻辑RESETCS图7.68255A的内部结构
图7.6 8255A的内部结构