(3)平均位价格 对于二级存储器系统,若用C和S表示M的位价格和容量,C和 S表示M2的位价格和容量,则平均位价格为 CS+CS S1+S2 (3.3) (4)访问效率 对于上述二级存储器,访问效率可表示如下 71 HT+(1-H T H+(1-Hm(3.4)
对于上述二级存储器，访问效率可表示如下： （3.4） （3.3） （4）访问效率 C≈ C1S1+C2S2 S1 +S2 e= T1 T = = T1 HT1+(1-H)Tm 1 H+(1-H)Tm/T1 （3）平均位价格 对于二级存储器系统，若用C1和S1表示M1的位价格和容量，C2和 S2表示M2的位价格和容量，则平均位价格为:
【例3.1】设有某台计算机是由高速缓冲存储器 Cache与主存构 成二级存储器系统,其中 Cache的存取周期1=50nS,主存的存取周期 万2=400ns,访问 Cache的命中率为98%。试问该存储器系统的等效访存 时间是多少?访问效率是多少 解:已知/1=50nS,万2=400nS,命中率H=098,使用简单算式 得 7=H71+(1-2=0.98×50+(1-0.98)×400=57nS e=71/7=50/57≈0.877
【例3.1】设有某台计算机是由高速缓冲存储器Cache与主存构 成二级存储器系统，其中Cache的存取周期T1=50nS，主存的存取周期 T2=400nS，访问Cache的命中率为98%。试问该存储器系统的等效访存 时间T是多少？访问效率是多少？ 解：已知T1=50nS，T2=400nS，命中率H=0.98，使用简单算式 得： T=HT1+(1-H)T2=0.98×50+(1-0.98)×400=57nS e=T1 /T=50/57≈0.877
3.1.3多体并行存储器 为使存储器的速度能适应CPU的需求,已形成不同的体系结构。 主要有以下几种 (1)单体单字存储器 是最早的一种结构形式,一个存储体,一个地址对应一个字 (或字节),字的位数与数据线的宽度相同,每访问次存储器,可读 /写一个字(或字节) (2)单体多字存储器 是种单体单字存储器的种改进结构,数据线的宽度是存储 器单元字(或字节)的整倍数。每访问可同时读/写多个字(或字节), 提高了访存速度,即支持猝发传送方式
3.1.3 多体并行存储器 为使存储器的速度能适应CPU的需求，已形成不同的体系结构。 主要有以下几种： （1）单体单字存储器 是最早的一种结构形式，一个存储体，一个地址对应一个字 (或字节)，字的位数与数据线的宽度相同，每访问一次存储器，可读 /写一个字(或字节)。 （2）单体多字存储器 是一种单体单字存储器的一种改进结构，数据线的宽度是存储 器单元字(或字节)长的整倍数。每访问可同时读/写多个字(或字节)， 提高了访存速度，即支持猝发传送方式
(3)多体单字交叉存储器 存储器由多个存储体构成,每个存储体中的字(字节)长与数据线 相同,每次访问仅读写一个字(或字节)。数据存储的方式有两种 种是按存储体连续存放;另种是把连续数据交叉存放在各个存储体 中。多个存储体可按流水线的方式启动,有利于提高整体速度,支持 多处理机系统。 (4)多体多字交叉存储器 存储器也是由多个存储体构成。但是数据线是每一个存储体字 (或字节)长的整倍数,每访问次存储器,可同时读/写多个字(或字 节)。多个存储体按流水线的方式启动,提高了存储器的整体速度,支 持猝发传送方式,支持多处理机系统
（3）多体单字交叉存储器 存储器由多个存储体构成，每个存储体中的字(字节)长与数据线 相同，每次访问仅读/写一个字(或字节)。数据存储的方式有两种，一 种是按存储体连续存放；另一种是把连续数据交叉存放在各个存储体 中。多个存储体可按流水线的方式启动，有利于提高整体速度，支持 多处理机系统。 （4）多体多字交叉存储器 存储器也是由多个存储体构成。但是数据线是每一个存储体字 (或字节)长的整倍数，每访问一次存储器，可同时读/写多个字(或字 节)。多个存储体按流水线的方式启动，提高了存储器的整体速度，支 持猝发传送方式，支持多处理机系统
1高位地址交叉多体存储器 高位地址交叉多体存储器的逻辑结构如图3.3所示,体内地址连续,设有η位 容量为2。若总体地址有m位,其高位地址经译码,选择某一存储体。存储 体的个数最多有2m^个,通过对m-n位的高位地址译码选择不同的存储体。 , 地址 地址译码 地址译码 地址译码 译码器 mn位n位 存储体 存储体 存储体 MI 地址字 R/W 读写寄存器 读写寄存器 读写寄存器 数据总线 图3.3高位地址交叉多体存储器的逻辑结构图 <
1.高位地址交叉多体存储器 高位地址交叉多体存储器的逻辑结构如图3.3所示，体内地址连续，设有n位 ，容量为2 n。若总体地址有m位，其高位地址经译码，选择某一存储体。存储 体的个数最多有2 m-n个，通过对m-n位的高位地址译码选择不同的存储体。 图3.3 高位地址交叉多体存储器的逻辑结构图