第5章时序逻辑电路习题 5.1分析图题5.1所示时序电路的逻辑功能,假设电路初态为000,如果在CP的 前六个脉冲内,D端依次输入数据1,0,1,,0,1,则电路输出在此六个脉冲 内是如何变化的? Q e2 D 0 J J F F2 KCQ K CP-o 图题5.1时序电路 5.2时序电路由三个主从JK触发器(下降沿触发)和若干门电路构成。已知各 触发器的时钟方程和驱动方程如下所示: 时钟方程: CP1=CP↓ CP2=O1CP3Cp↓ 驱动方程: J1=Q3 K1=1 J2=1 K2=1 J3= K3=1 试画出对应的逻辑电路图,并分析其逻辑功能。 5.3分析图题5.2(a)所示时序电路的逻辑功能。根据图题5.2(b)所示输入信 号波形,画出对应的输出Q2、Q1的输出波形。 CRo- Q e2 Rp CP 几L CPC F F2 D D CR (a) (b) 图题5.2(a)逻辑电路图;(b)输入波形图
第 5 章 时序逻辑电路习题 5.1 分析图题 5.1 所示时序电路的逻辑功能，假设电路初态为 000，如果在 CP 的 前六个脉冲内，D 端依次输入数据 1, 0, 1, 0, 0, 1，则电路输出在此六个脉冲 内是如何变化的？ 图题 5.1 时序电路 5.2 时序电路由三个主从 JK 触发器（下降沿触发）和若干门电路构成。已知各 触发器的时钟方程和驱动方程如下所示： 时钟方程： CP1=CP↓ CP2=Q1↓ CP3=CP↓ 驱动方程： 1 Q3 J = K1=1 J2=1 K2=1 J3=Q2·Q1 K3=1 试画出对应的逻辑电路图，并分析其逻辑功能。 5.3 分析图题 5.2（a）所示时序电路的逻辑功能。根据图题 5.2（b）所示输入信 号波形， 画出对应的输出 Q2、Q1 的输出波形。 图题 5.2 （a） 逻辑电路图; （b） 输入波形图 C Q F0 J K Q C Q F2 J 1 K Q D CP Q0 Q1 Q2 C Q F1 J K Q Q Q F1 RD D Q Q F2 RD D Q1 CR CP Q2 CP CR (a) (b) C C
5.4分析图题53所示时序电路的逻辑功能 Q O C FI F2 C F K K k 0 P 图题5.3时序电路 5.5采用反馈清零法,将集成计数器74LS290(74LS290芯片的管脚排列如图 512所示)构成三进制计数器和九进制计数器,画出逻辑电路图。 5.6采用反馈清零法,将集成计数器74LS161(74LS16芯片的管脚排列如图 510所示)构成十三进制计数器,画出逻辑电路图。 5.7采用反馈置数法清零,将集成计数器74LS161(74LS161芯片的管脚排列如 图5.10所示)构成七进制计数器,画出逻辑电路图。 5.8采用进位端反馈置数法,将集成计数器74LSl61(74LS161芯片的管脚排列 如图5.10所示)构成十二进制计数器,画出逻辑电路图 59采用级联法,将集成计数器74LS290(74LS290芯片管脚排列如图5,2所示) 构成三十六进制计数器,画出逻辑电路图。 5.10采用级联法,将集成计数器74LSl61(74LS161芯片管脚排列如图5.10所示) 构成一百零八进制计数器,画出逻辑电路图 511已知计数器的输出端Q2、Q1、Qo的输出波形如图题54所示,试画出对应 的状态图,并分析该计数器为几进制计数器。 P 22 Q1 图题54计数器输出波形
5.4 分析图题 5.3 所示时序电路的逻辑功能。 图题 5.3 时序电路 5.5 采用反馈清零法，将集成计数器 74LS290（74LS290 芯片的管脚排列如图 5.12 所示）构成三进制计数器和九进制计数器，画出逻辑电路图。 5.6 采用反馈清零法，将集成计数器 74LS161（74LS161 芯片的管脚排列如图 5.10 所示）构成十三进制计数器，画出逻辑电路图。 5.7 采用反馈置数法清零，将集成计数器 74LS161（74LS161 芯片的管脚排列如 图 5.10 所示）构成七进制计数器，画出逻辑电路图。 5.8 采用进位端反馈置数法，将集成计数器 74LS161（74LS161 芯片的管脚排列 如图 5.10 所示）构成十二进制计数器，画出逻辑电路图。 5.9 采用级联法，将集成计数器 74LS290（74LS290 芯片管脚排列如图 5.12 所示） 构成三十六进制计数器，画出逻辑电路图。 5.10 采用级联法，将集成计数器 74LS161（74LS161 芯片管脚排列如图 5.10 所示） 构成一百零八进制计数器，画出逻辑电路图。 5.11 已知计数器的输出端 Q2、Q1、Q0 的输出波形如图题 5.4 所示，试画出对应 的状态图，并分析该计数器为几进制计数器。 图题 5.4 计数器输出波形 Q Q F1 J K Q1 Q2 Q3 CP C Q Q F2 J K C Q Q F2 J K C Q0 Q1 Q2 CP
512环形计数器电路如图524(a)所示,若电路初态QΩ2Q1Q预置为1001,随 着CP脉冲的输入,试分析其输出状态的变化,并画出对应的状态图 513扭环形计数器电路如图525(a所示,若电路初态QQ21Qo预置为0110, 随着CP脉冲的输入,试分析其输出状态的变化,并画出对应的状态图。 5.14利用双向四位TTL型集成移位寄存器74LS194,构成环形计数器和扭环形计 数器,画出逻辑电路图。(74LS194管脚排列图如图526。)
5.12 环形计数器电路如图 5.24(a)所示，若电路初态 Q3Q2Q1Q0 预置为 1001，随 着 CP 脉冲的输入，试分析其输出状态的变化，并画出对应的状态图。 5.13 扭环形计数器电路如图 5.25(a)所示，若电路初态 Q3Q2Q1Q0 预置为 0110， 随着 CP 脉冲的输入，试分析其输出状态的变化，并画出对应的状态图。 5.14 利用双向四位 TTL 型集成移位寄存器 74LS194，构成环形计数器和扭环形计 数器，画出逻辑电路图。（74LS194 管脚排列图如图 5.26。）