系统总览$1.1一、实验箱资源分布本实验箱采用模块化设计，直接与实验相关的，一共有12个模块，另有负责总线控制的CPLD模块和一个负责为各个部分供电的电源模块。实验系统中主控制模块（DSP）是采用外插形式的，在实验箱主电路板上预留了插槽，而其余各模块都设计在主电路板上。R&C北京百科股创科技有限公司HPI--PC模块USB2.(10)(9)OTG模块USB2.0GPIO模块电源管理模块(7)(8)(12)TIS320C5410NCBSP(6)主控板音频AD/DA模块数码管模块(1)O(11)液品显示屏模块(2)语音AD/DA模块(5)中行接口护联总站(13)双CPLD模块串行接口模块圣信号发生块扬声器(3)模块（15）(4)以太科扩服总线(14)信量叠X4键盘模块信号发生模块加模块以太网卡模块(3)(16)DSPIII型实验箱(1)TMS320C5410主控板位置（外插）(2)CPLD模块（2个）（复杂可编程逻辑器件）(3)信号发生模块（2个）(4)4X4键盘模块(5)液晶显示屏模块(6)数码管模块(7)GPIO实验模块（普通可编程I/O)(8)电源模块(9)PC-HPI实验模块（10）USB2.0OTG接口模块(USB2.0点对点接口通信模块）-2 -
- 2 - §1.1 系统总览 一、实验箱资源分布 本实验箱采用模块化设计，直接与实验相关的，一共有 12 个模块，另有负责总线控制的 CPLD 模块和一个负责为各个部分供电的电源模块。实验系统中主控制模块（DSP）是采用 外插形式的，在实验箱主电路板上预留了插槽，而其余各模块都设计在主电路板上。 DSPIII 型实验箱 （1） TMS320C5410 主控板位置（外插） （2） CPLD 模块（2 个）(复杂可编程逻辑器件) （3） 信号发生模块（2 个） （4） 4×4 键盘模块 （5） 液晶显示屏模块 （6） 数码管模块 （7） GPIO 实验模块(普通可编程 I/O) （8） 电源模块 （9） PC-HPI 实验模块 （10）USB2.0 OTG 接口模块(USB2.0 点对点接口通信模块)
（11）A/D与D/A转换模块一（普通语音）（12）A/D与D/A转换模块二（高精度音频）（13）UART接口模块（通用异步收发报机接口模块）（14）以太网卡模块（15）双声道扬声器（16）信号叠加模块HPI--PC模块GPIO模块+USB2.0/OTG5410模块1AIC23音频AD/DA模块LED模块CPLD.CPLD.(R)(L)uAD50音频AD/DA模块LCD模块车UART 串行接口模块信号源模块(1)双声扬声器模块键盘模块TCP/P 以太金吉网卡模块信号叠加模块信号源模块(2)控制信号数据信号DSPII型模块及各部分控制图-3
- 3 - （11）A/D 与 D/A 转换模块一（普通语音） （12）A/D 与 D/A 转换模块二（高精度音频） （13）UART 接口模块(通用异步收发报机接口模块) （14）以太网卡模块 （15）双声道扬声器 （16）信号叠加模块 DSPIII 型模块及各部分控制图
81.2使用方法1.电源本实验箱内部自带变压器，使用时不需另配低压电源，可直接用普通三相插头接入220V电源。接上电源后，由电源模块输出土12V，5V，3.3V和2.5V，分别送至实验箱的各个模块。另外为方便单独使用，两个主控板上都设有独立的电源输入端口，可以接入5V的直流电源。2.仿真器接口在做实验时，需要一个DSP仿真器，把在计算机上编译并生成的执行代码下载到5410芯片上。仿真器有两端接口，其中一端与计算机的并行口或USB口相连，这取决于仿真器的类型；另一端与DSP芯片的JTAG接口相连，这是一个14针的接口，在两块主控板上都可以找到。仿真器连接好后才能对主控板上的DSP芯片进行读写控制。3.外插模块的使用本实验箱DSP主控板模块单独成板，以外插形式与主电路板连接，在主电路板上留有专门的位置（请见资源分布图），使用时把主控板上的接口对准主电路板上的相应插槽插牢即可。4.计算机的配置DSP实验中的代码编写，下载仿真和程序调试都必须在计算机上完成。计算机上需要安装DSP集成开发环境软件CCS（推荐使用2.2版本）。计算机应具备最少128M内存，500M硬盘空间和PIII奔腾处理器，显示器分辨率不能低于800*600。另外，部分模块的实验还要求计算机配有标准的USB接口，DB9串行接口以及RJ-45网卡接口。5.其它配件包括USB连接线，串行口连接线，网线，并口线，音频线。- 4-
- 4 - §1.2 使用方法 1. 电源 本实验箱内部自带变压器，使用时不需另配低压电源，可直接用普通三相插头接入 220V 电源。接上电源后，由电源模块输出 ±12V，5V，3.3V 和 2.5V，分别送至实验箱的各个模 块。另外为方便单独使用，两个主控板上都设有独立的电源输入端口，可以接入 5V 的直流 电源。 2. 仿真器接口 在做实验时，需要一个 DSP 仿真器，把在计算机上编译并生成的执行代码下载到 5410 芯片上。仿真器有两端接口，其中一端与计算机的并行口或 USB 口相连，这取决于仿真器的 类型；另一端与 DSP 芯片的 JTAG 接口相连，这是一个 14 针的接口，在两块主控板上都可 以找到。仿真器连接好后才能对主控板上的 DSP 芯片进行读写控制。 3. 外插模块的使用 本实验箱 DSP 主控板模块单独成板，以外插形式与主电路板连接，在主电路板上留有专 门的位置（请见资源分布图），使用时把主控板上的接口对准主电路板上的相应插槽插牢即可。 4. 计算机的配置 DSP 实验中的代码编写，下载仿真和程序调试都必须在计算机上完成。计算机上需要安 装 DSP 集成开发环境软件 CCS（推荐使用 2.2 版本）。计算机应具备最少 128M 内存，500M 硬盘空间和 PIII 奔腾处理器，显示器分辨率不能低于 800*600。另外，部分模块的实验还要 求计算机配有标准的 USB 接口，DB9 串行接口以及 RJ-45 网卡接口。 5. 其它配件 包括 USB 连接线，串行口连接线，网线，并口线，音频线
模块说明$1.31.TMS320C5410主控板该板上实现了一个最小系统，可以单独运行。板上主要资源包括一个TMS320C5410型号的DSP芯片，一个CY7C1021型号的64K×16位的SRAM芯片，以及一个TE39LV800型号的8M容量FLASH芯片。板上有一个14针的JTAG接口，是与DSP仿真器连接的。有一个6位拨码开关分别对应HPIENA（高性能并型接口使能）,BIO(IO输出）,MP/MC(工作模式）,CLKMD3（时钟配置3),CLKMD2(时钟配置2),CLKMD1(时钟配置1),拨到ON"位置为“1”，“OFF"位置为”0“，另外该主控板通过三排接口与实验箱的主电路板相连，在主电路板上设有相应的插槽。各接口引脚的连接情况如下：：CON103HDSI2019加3353086429333197531HDS2OHSAHDOHCSQQQQQQ9HD1HR/NT控制信HD2八位数HCNTLOHD3号00HCNILIHD4据接口HD5HINTHRDYHD6HD7HBIHPIOCONIO112IOSTRERW34OMSCM00AA15地址：AA14地址o10A2A13CO913539133221153224333Q10ED14ED6ED13EDS数据。ED400ED12数据ED3ED11Q00ED10ED2OED1ED9QOEDOED8SVINGNDCON102246832438024323X2/CLKINCCLKOUT1m888888888888BDROBDX057BFSROBFSXOBCLKROBCLK8D191353913322BDRIBDXIBFSRIBFSXI时钟及ECLKXIBCLKRI时钟及中断信BDR2BD2中断信BFSR2BFSX号等。BCLKBCLKR2号等INTOHOLDINTIHOLDAINT2TOTOINT3XFLACK-5-
- 5 - §1.3 模块说明 1. TMS320C5410 主控板 该板上实现了一个最小系统，可以单独运行。板上主要资源包括一个 TMS320C5410 型号 的 DSP 芯片，一个 CY7C1021 型号的 64K×16 位的 SRAM 芯片，以及一个 TE39LV800 型号 的 8M 容量 FLASH 芯片。 板上有一个 14 针的 JTAG 接口，是与 DSP 仿真器连接的。有一个 6 位拨码开关分别对应 HPIENA( 高性能 并 型接口 使 能 ),BIO(IO 输 出),MP/MC( 工作模式 ),CLKMD3( 时 钟配置 3),CLKMD2(时钟配置 2),CLKMD1(时钟配置 1),拨到”ON”位置为“1”，“OFF”位置为”0“， 另外该主控板通过三排接口与实验箱的主电路板相连，在主电路板上设有相应的插槽。各接 口引脚的连接情况如下：：
CON104RESET34ASA456A6地址地址8A9-A8910AllA10（图1-3-2）5410主控板接口说明2.CPLD模块及其特点该模块主要包含有一个Xilinx公司的XC9572可编程芯片。本模块主要负责实验系统中的总线控制工作。其特点是CPLD由完全可编程的与/或门阵列以及宏单元构成。与/或阵列是可重新编程的，可以实现多种逻辑功能。宏单元则是可实现组合或时序逻辑的功能模块，同时还提供了真值或补码输出和以不同的路径反馈等额外的灵活性。传统上，CPLD采用模拟感应放大器来提高结构性能。这种性能提高的代价是需要较高的电流。它采用了一种全新的全数字内核，能够以极低的功耗达到同样的性能水平。这使得设计人员可同时在高性能和低功耗设计中使用同一种CPLD结构。避免采用模拟感应放大器还使结构具有可扩展能力，使得随着工艺技术一代一代的进步成本可快速降低并可不断增强其功能。3.USB2.0OTG(点对点通信）接口模块该模块主要包含有一个USB主控芯片(IPS1362)，一个USB通用端口(H-A)，两个为实现OTG(点对点通信)协议而用的OTG(点对点通信)端口，分别是作Host(主机)时的OTG-B和作Device(驱动)时的OTG-A。模块中设置了一排接口，包含了该模块对外的所有数据和控制线，其引脚定义如下：CONB07DSPDIDSPDO12DSPD3DSPD2034+DSPDSDSPD4CS6DSPD?DSPD6O78DSPD9DSPD8数据数据910DSPDIlDSPD10O1112DSPD13DSPD121413DSPD15DSPD141516LA0LA1318USB_CSDSPRD1920DSPRWDSUSO222DREQIHSUS控制信号。2324.中断信号DACKIUSBINT22526DREQ2USBINTI0O27DACK22930CINTERFACE(图1-3-4)USB模块接口定义模块接口也可以作调试时观察所用。4.高精度音频A/D与D/A转换模块该模块上的主要芯片是AIC23，这是一个双通道的A/D与D/A转换芯片。因此，在该模块上设有四个插口，一组是Line-In(线入）和Line-Out(线出），另一组是Mic-In(麦克风入）和Phone-Out(话音出)。如下图：-6 -
- 6 - (图 1-3-2) 5410 主控板接口说明 2. CPLD 模块及其特点 该模块主要包含有一个 Xilinx 公司的 XC9572 可编程芯片。本模块主要负责实验系统中 的总线控制工作。其特点是 CPLD 由完全可编程的与/或门阵列以及宏单元构成。与/或阵列 是可重新编程的，可以实现多种逻辑功能。宏单元则是可实现组合或时序逻辑的功能模块， 同时还提供了真值或补码输出和以不同的路径反馈等额外的灵活性。传统上，CPLD 采用模 拟感应放大器来提高结构性能。这种性能提高的代价是需要较高的电流。 它采用了一种全新 的全数字内核，能够以极低的功耗达到同样的性能水平。这使得设计人员可同时在高性能和 低功耗设计中使用同一种 CPLD 结构。 避免采用模拟感应放大器还使结构具有可扩展能力， 使得随着工艺技术一代一代的进步成本可快速降低并可不断增强其功能。 3. USB2.0 OTG(点对点通信)接口模块 该模块主要包含有一个 USB 主控芯片(IPS1362)，一个 USB 通用端口(H-A)，两个为实现 OTG(点对点通信)协议而用的 OTG(点对点通信)端口，分别是作 Host(主机)时的 OTG-B 和作 Device(驱动)时的 OTG-A。 模块中设置了一排接口，包含了该模块对外的所有数据和控制线，其引脚定义如下： (图 1-3-4) USB 模块接口定义 模块接口也可以作调试时观察所用 。 4. 高精度音频 A/D 与 D/A 转换模块 该模块上的主要芯片是 AIC23，这是一个双通道的 A/D 与 D/A 转换芯片。因此，在该模 块上设有四个插口，一组是 Line-In(线入)和 Line-Out(线出)，另一组是 Mic-In(麦克风入)和 Phone-Out(话音出)。如下图：