第七章中规模通用集成电路及其应用 例用4位二进制并行加法器设计一个4位二进制并行加 法/减法器。 解分析:根据问题要求,设减法采用补码运算,并令 A=anaga2al 为被加数(或被减数); B=bb3b2b1-为加数(或减数); S=S4S3S2S1 为和数(或差数); 为功能选择变量.当M=0时,执行A+B 当M=1时,执行A-B 由运算法则可归纳出电路功能为: 当M=0时,执行aa3a2a1+b3b2b1+0(A+B) 当M=1时,执行aa2a2a1+b;bb2b+1(AB)
例 用4位二进制并行加法器设计一个4位二进制并行加 法/减法器。 解 分析：根据问题要求，设减法采用补码运算，并令 A = a4 a3 a2 a1 ----- 为被加数(或被减数)； B = b4 b3 b2 b1 ----- 为加数(或减数)； S = s4 s3 s2 s1 ----- 为和数(或差数)； M----------为功能选择变量.当M=0时，执行A+B； 当M=1时，执行A-B。 第七章 中规模通用集成电路及其应用 由运算法则可归纳出电路功能为： 当M=0时，执行 a4 a3 a2 a1+b4 b3 b2 b1+ 0 (A+B) 当M=1时，执行 a4 a3 a2 a1+ + 1 (A-B)
第七章中规模通用集成电路及其应用 可用一片4位二进制并行加法器和4个异或门实现上述逻 辑功能。 具体实现: 将4位二进制数a3a2a1直接加到并行加法器的AA3A2A1 输入端,4位二进制数bbb2b1分别和M异或后加到并行加 法器的BB3B2B1输入端。并将M同时加到并行加法器的Co 端 M=0:A=a;,B;=b;,C0=0 实现aa3a231+b4b3b2b1+0(即A+B); M=1:A1=a1,B1= 实现a43+bbb,b1+1(即A-B)
可用一片4位二进制并行加法器和4个异或门实现上述逻 辑功能。 第七章 中规模通用集成电路及其应用 具体实现： 将4位二进制数a4 a3 a2 a1直接加到并行加法器的A4 A3 A2 A1 输入端，4位二进制数 b4 b3 b2 b1 分别和M异或后加到并行加 法器的 B4 B3 B2 B1 输入端。并将M同时加到并行加法器的 C0 端。 M=0: Ai =ai ,Bi =bi , C0 =0 实现a4 a3 a2 a1 + b4 b3 b2 b1 + 0 (即A+B)； M=1: Ai =ai ,Bi = , C0 =1， 实现 a4 a3 a2 a1 + + 1（即A-B）
第七章中规模通用集成电路及其应用 实现给定功能的逻辑电路图如下: 和(差) FC 74 A4 A3 A2 A B B B B 2 b 被加数(被减数) 加数(减数)功能选择
实现给定功能的逻辑电路图如下： 第七章 中规模通用集成电路及其应用
第七章中规模通用集成电路及其应用 7.1.2译码器和编码器 译码器( Decoder)和编码器( Encoder)是数字系统中广泛 使用的多输入多输出组合逻辑部件。 、译码器 译码器的功能是对具有特定含义的输入代码进行“翻 译”,将其转换成相应的输出信号。 译码器的种类很多,常见的有二进制译码器、二-十进 制译码器和数字显示译码器
7.1.2 译码器和编码器 译码器的功能是对具有特定含义的输入代码进行“翻 译” ，将其转换成相应的输出信号。 译码器(Decoder)和编码器(Encoder)是数字系统中广泛 使用的多输入多输出组合逻辑部件。 一、译码器 译码器的种类很多，常见的有二进制译码器、二-十进 制译码器和数字显示译码器。 第七章 中规模通用集成电路及其应用
第七章中规模通用集成电路及其应用 1.二进制译码器 二进制译码器:能将n个输入变量变换成2n个输出函 数,且输出函数与输入变量构成的最小项具有对应关系的 一种多输出组合逻辑电路 (1)特点: ▲二进制译码器一般具有n个输入端、2n个输出端和一个 (或多个)使能输入端; ▲使能输入端为有效电平时,对应每一组输入代码,仅 个输出端为有效电平,其余输出端为无效电平。 ▲有效电平可以是高电平(称为高电平译码),也可以是低 电平(称为低电平译码)
1．二进制译码器 ▲ 二进制译码器一般具有n个输入端、2n个输出端和一个 (或多个)使能输入端； 二进制译码器：能将n个输入变量变换成2 n个输出函 数，且输出函数与输入变量构成的最小项具有对应关系的 一种多输出组合逻辑电路。 （1）特点： ▲ 使能输入端为有效电平时，对应每一组输入代码，仅一 个输出端为有效电平，其余输出端为无效电平。 ▲ 有效电平可以是高电平(称为高电平译码)，也可以是低 电平(称为低电平译码)。 第七章 中规模通用集成电路及其应用