第七章中规模通用集成电路及其应用 如何提高加法器的运算速度? 必须设法减小或去除由于进位信号逐级传送所花费的时 间,使各位的进位直接由加数和被加数来决定,而不需依赖 低位进位。根据这一思想设计的加法器称为超前进位(又称 先行进位)二进制并行加法器
如何提高加法器的运算速度? 必须设法减小或去除由于进位信号逐级传送所花费的时 间，使各位的进位直接由加数和被加数来决定，而不需依赖 低位进位。根据这一思想设计的加法器称为超前进位(又称 先行进位)二进制并行加法器。 第七章 中规模通用集成电路及其应用
第七章中规模通用集成电路及其应用 2.超前进位二进制并行加法器:根据输入信号同时形成 各位向高位的进位,然后同时产生各位的和。通常又称为先 行进位二进制并行加法器或者并行进位二进制并行加法器。 典型芯片有四位二进制并行加法器74283。 四位二进制并行加法器的构成思想如下: 由全加器的结构可知,第i位全加器的进位输出函数表 达式为 Ci =A B Ci+A B Ci-+A B, Ci+A B, C (A⊕B)C+AB
四位二进制并行加法器的构成思想如下： 2．超前进位二进制并行加法器：根据输入信号同时形成 各位向高位的进位，然后同时产生各位的和。通常又称为先 行进位二进制并行加法器或者并行进位二进制并行加法器。 典型芯片有四位二进制并行加法器74283。 由全加器的结构可知， 第i位全加器的进位输出函数表 达式为 i i i 1 i i i i i i 1 i i i 1 i i i 1 i i i 1 (A B )C A B C A B C A B C A B C A B C = + = + + + − − − − − 第七章 中规模通用集成电路及其应用
第七章中规模通用集成电路及其应用 A;由B;→>P;(进位传递函数) AB;→G; (进位产生函数) 则有C1=PC-1+G2 当i=1、2、3、4时,可得到4位并行加法器各位的进位 输出函数表达式为: C,=P 1 Co+G PC,+g-ppcatpg+g C,,+GEPPPC +PPG +PG +Ga C,=PC+g=+pppg,+ppgtpg tg 由于C1~C4是P、G和C0的函数,即C=f(P1,G1,C0),而P1、G1又是 A1、B;的函数,所以,在提供输入A;、B和C之后,可以同时产生C1~C 通常将根据P1、G和C形成C1~C的逻辑电路称为先行进位发生器
当 i=1、2、3、4时，可得到4位并行加法器各位的进位 输出函数表达式为： 令 （进位传递函数） （进位产生函数） 则有 第七章 中规模通用集成电路及其应用 由于C1～C4是Pi、Gi和C0的函数，即Ci=f(Pi,Gi,C0),而Pi、Gi又是 Ai、Bi的函数，所以，在提供输入Ai、Bi和C0之后，可以同时产生C1～C4。 通常将根据Pi、Gi和C0形成C1～C4的逻辑电路称为先行进位发生器
第七章中规模通用集成电路及其应用 三、四位二进制并行加法器的外部特性和逻辑符号 Vcc B3 A3 F3 A4 B4 F4 FCa FaF& FF 4位并行加法器 74283 FC4 4位并行加法器 74283 8 A4 A3 A2 ai ba b3 B2 by F2 B2 a2 Fi al bi co gnd a) (b) 图中,A4A3、A2、A1 二进制被加数; B B,、B,、B 3 二进制加数; 3 相加产生的和数; tttttttt t tt tt 0 来自低位的进位输入; FC 4 向高位的进位输出
三、四位二进制并行加法器的外部特性和逻辑符号 第七章 中规模通用集成电路及其应用 图中，A4、A3、A2、A1 ------- 二进制被加数； B4、B3、B2、B1 ------- 二进制加数； F4、 F3、 F2、 F1 ------ C0 --------------------来自低位的进位输入； FC4 -------------------向高位的进位输出
第七章中规模通用集成电路及其应用 四、应用举例 二进制并行加法器除实现二进制加法运算外, 还可实现代码转换、二进制减法运算、二进制乘 法运算、十进制加法运算等功能
二进制并行加法器除实现二进制加法运算外， 还可实现代码转换、二进制减法运算、二进制乘 法运算、十进制加法运算等功能。 四、应用举例 第七章 中规模通用集成电路及其应用