2.n的行波选位加减器n个1位的全加器(FA)可级联 成一个n位的行波进位加减器。 溢出 n-1 n-2 SI SO n-2 C2 C1 Co FA H FA n n-1 M=0加 M=1减 方式控制M Bn-1 Bn An A B1 Al BO Ao 符号位 计算机组成原理
计算机组成原理 26 2.n位的行波进位加减器 n个1位的全加器(FA)可级联 成一个n位的行波进位加减器
3.nt的行波进位加法器的问题 时间延迟 典型门电路的逻辑符号和延迟时间 门的名称「门的功能逻辑符号(正逻辑)「时间延迟1T被定 义为相应 与非 NAND A-D 于单级逻 或非 NOR A十B 辑电路的 单位门延 非 NOT A 迟 与 AND A A·B T通常 采用一个 或 OR )>R 与非” 异或 XOT (3T 门或一个 “或非” 异或非 XNOR 8---元 ST 门的时间 接线逻辑 延迟来作 与或非) AOI T+T AB+CD RC 为度量单 位 计算机组成原理
计算机组成原理 27 T被定 义为相应 于单级逻 辑电路的 单位门延 迟。 T通常 采用一个 “与非” 门或一个 “或非” 门的时间 延迟来作 为度量单 位。 异或非 XNOR 3T 异或 XOT 3T 或 OR 2T 与 AND 2T 非 NOT T 或非 NOR T 与非 NAND T 门的名称 门的功能 逻辑符号（正逻辑） 时间延迟 典型门电路的逻辑符号和延迟时间 接线逻辑 (与或非) AOI T+TRC 3.n位的行波进位加法器的问题 时间延迟
(1)对一位全加器(FA来说,S的时间延迟为6T(每级 异或门延迟3T;C}+1的时间延迟为5T C i+1 S 3T Ci I A;IIB 计算机组成原理
计算机组成原理 28 (1)对一位全加器(FA)来说，Si的时间延迟为6T(每级 异或门延迟3T)；Ci＋1的时间延迟为5T。 3T 3T T T
(2)n位行波进位加法器的延迟时间t为 考虑溢出检测时,有:t=n2T+97=(2n+9)T 9T为最低位上的两极“异或”门再加上溢出“异或”门的总时 为每级进位链的延迟时间。 (n-1).2+97 ta为在加法器的输入端输入加数和被加数后,在最坏的情况 下加法器输出端得到稳定的求和输出所需要的最长时间。 ta越小越好 计算机组成原理
计算机组成原理 29 (2) n位行波进位加法器的延迟时间t a为: • 9T为最低位上的两极“异或”门再加上溢出“异或”门的总时 间； • 2T为每级进位链的延迟时间。 t 考虑溢出检测时，有： a ＝n·2T＋9T＝(2n＋9)T 当不考虑溢出检测时，有：t a ＝(n-1)·2T＋9T ta为在加法器的输入端输入加数和被加数后,在最坏的情况 下加法器输出端得到稳定的求和输出所需要的最长时间。 ta越小越好
由一位全加器(FA构成的行波进位加法器: 缺点: (1)串行进位,它的运算时间长; (2)只能完成加法和减法两种操作而不能完成逻辑操作。 多功能算术/逻辑运算单元(ALU: 不仅具有多种算术运算和逻辑运算的功能; 而且具有先行进位逻辑。 从而能实现高速运算。 计算机组成原理
计算机组成原理 30 缺点： (1)串行进位,它的运算时间长； (2)只能完成加法和减法两种操作而不能完成逻辑操作。 多功能算术/逻辑运算单元(ALU): 不仅具有多种算术运算和逻辑运算的功能； 而且具有先行进位逻辑。 从而能实现高速运算。 由一位全加器(FA)构成的行波进位加法器: