目前采用的总线结构可分为 单总线、双总线和双重总线 单总线结构 统 储器M和O接口均使 用 通,因止 对M的读/写和对o接口的输 CPU I/0 输出操作只能分时进行。 M|接口 外设 (a)单总线结构 双总线结构 M和IO接口各具有一组连通 cPU的总线,CPU可以分别在 存储器总线 I/0总线 两组总线上同时与M和/交换 信息因而拓宽了总线带宽提高0=外设 CPU 了总线的数据传输效率。 (b)双总线结构 微机系导论
目前采用的总线结构可分为 单总线、双总线和双重总线 单总线结构 系统存储器M和I/O 接口均使 用同一组信息通，因此，CPU 对M的读/写和对I/O接口的输 入 /输出操作只能分时进行。 双总线结构 M和I/O接口各具有一组连通 CPU的总线，CPU可以分别在 两组总线上同时与M和I/O交换 信息,因而拓宽了总线带宽,提高 了总线的数据传输效率
双重总线结构 a有部总线与全局总线CPU通过同部总线访何尼部 O时工作 与单总线相同。 处理需要对局M和全o访向时则必须由总线 制逻辑统”支排才能 这时该微处理器就是系统的 主控设备。 这样,整个系统便可在双重总线上实现并行操作从而 提高了系统数据处理和数据传输的效率。 CPU 局部1/0 全局‖全局 控制逻辑 局部M 1/0 缓冲器 全局总线 MA控制器 likenEd e)双重总线结构 微机系导论
双重总线结构 有局部总线与全局总线。CPU通过局部总线访问局部 M和局部I/O时, 工作方式与单总线相同。当系统中某微 处理器需要对全局M和全局I/O 访问时，则必须由总线 控制逻辑统一安排才能进行,这时该微处理器就是系统的 主控设备。 这样，整个系统便可在双重总线上实现并行操作,从而 提高了系统数据处理和数据传输的效率
1.3微处理器组成 微处理器由运算器、控制器和内部寄存器阵列3部分组成。 CPU ALU 取指执指 控制控制 RA 内部DB RAM 木enEd料 图1.6微处理器结构 微机系导论
1.3 微处理器组成 微处理器由运算器、控制器和内部寄存器阵列3部分组成
、运算器 运算器又称为算术逻辑单元 ALU(Arithmetic Logic Uni用来进行算术或逻辑运算以及位移循环等操作。 参加运算的两个操作数,累加器A( Accumulator 和内部数据总线可以是数据寄存器 DR(Data Register) 中的内容,也可以是寄存器阵列RA中某个寄存器 的内容。运算结果送回累加器A暂存 微机系导论
一、运算器 运算器又称为算术逻辑单元ALU(Arithmetic Logic Unit),用来进行算术或逻辑运算以及位移循环等操作。 参加运算的两个操作数，累加器A(Accumulator) 和内部数据总线,可以是数据寄存器DR(Data Register) 中的内容，也可以是寄存器阵列RA中某个寄存器 的内容。运算结果送回累加器A暂存
控制器 (一)指令寄存器 IR(Instruction Register) 存放从存储器取出的将要执行的指令。 (二)指令译码器ID( nstruction Decoder) 对指令寄存器IR中的指令进行译码,确定该指令应执 行什么操作。 )可编程逻辑阵列PLA( Programmable Logic Array) 产生取指令和执行指令所需的各种微操作控制信号。 微机系导论
二、 控制器 (一) 指令寄存器IR(Instruction Register) 存放从存储器取出的将要执行的指令。 (二) 指令译码器ID(Instruction Decoder) 对指令寄存器IR中的指令进行译码，确定该指令应执 行什么操作。 (三) 可编程逻辑阵列PLA(Programmable Logic Array) 产生取指令和执行指令所需的各种微操作控制信号