（CPLD）2.2复杂可编程逻辑器件CPLD大都采用各种分区阵列结构，每个区域内部相当于个小规模的PLD，各区域之间通过可编程全局互连总线连接，构成较大规模的CPLD器件。小规模PLD互连资源(b)(a）图22CPLD的儿种全局结构示意图
2.2复杂可编程逻辑器件（CPLD） CPLD大都采用各种分区阵列结构，每个区域内部相当于 一个小规模的PLD，各区域之间通过可编程全局互连总线连 接，构成较大规模的CPLD器件。 小规模PLD 互连资源 (a) (b) (c) 图2.2 CPLD的几种全局结构示意图
1.MAX7000系列器件的基本结构MAX7000系列器件主要由2~16个逻辑阵列块LAB（LogicArrayBlock）、2~16个I/O控制模块和一个可编程互连阵列PIA（ProgrammableInterconnectArray）三部分构成。全后时钟全后酒零抢出使能1辅出使能27LABBLABA加控制模块加控制模块O8to168to16宏单元38宏单元388to168to161到16vOpins17到32VOpns客8to168to16中WLABCLABD加控制模块PIA加控制模块8to16Bto16宏单元宏单元38BopllsRoples33道4849到J64WW8to168to16图2.3MAX7000系列器件结构示意图
1．MAX7000系列器件的基本结构 MAX7000系列器件主要由2～16个逻辑阵列块LAB(Logic Array Block)、2～16个I/O控制模块和一个可编程互连阵列 PIA(Programmable Interconnect Array)三部分构成
2.MAX7000系列器件的逻辑宏单元结构MAX7000系列器件中的逻辑宏单元是器件实现逻辑功能的主体，它主要由逻辑阵车列、乘积项选择矩阵和可编程寄存器三个功能块组成，每一个宏单元可以被单独地配置为时序逻辑或组合逻辑工作方式。全后全后透母降列时仲活书来自If02来自其他可缤程快速输宏单元的书存器入选择并行扩版吉存器务路到1/0控制原权模块项速时饨HD择矩选择T阵VCC烫饮选择HDIPIA.4共享透轻HID扩展项来自PIA的16个扩展乘积项36个倍号图2.4MAX7000系列器件逻辑宏单元结构
2．MAX7000系列器件的逻辑宏单元结构 MAX7000系列器件中的逻辑宏单元是器件实现逻辑功能的主体，它 主要由逻辑阵列、乘积项选择矩阵和可编程寄存器三个功能块组成，每 一个宏单元可以被单独地配置为时序逻辑或组合逻辑工作方式
2.MAX7000系列器件逻辑宏单元结构（续1）逻辑阵列功能模块每个LAB有16个共享扩展项，每一个共享乘积项可以被LAB内任何一个或全部宏单元使用和共享，以便实现复杂的逻辑函数宏单元桑积项柔按项选矩阵宠单元鼎权项来自PIA的16个扩展根项56个倍号
2．MAX7000系列器件逻辑宏单元结构（续1） • 逻辑阵列功能模块 每个LAB有16个共享扩展项，每一个共享乘积项可以被LAB内任何一 个或全部宏单元使用和共享，以便实现复杂的逻辑函数
2.MAX7000系列器件逻辑宏单元结构（续2）逻辑阵列功能模块除共享乘积项外可使用并联扩展乘积项实现复杂逻辑函数。此时，最多允许20个乘积项直接传送到逻辑宏单元的“或”逻辑中，其中5个乘积项是由宏单元本身提供的，15个并联扩展项是从同一个LAB中相宏单元借用的。自前一个宏单元乘积项法标纯宏单元阵奥权项CliockPaaPrete乘农项选格饨宏单元阵杞项ClockClear94.2X到后一个宠单元未自PIA的16个扩旺36个倍号聚投项
2．MAX7000系列器件逻辑宏单元结构（续2） • 逻辑阵列功能模块 除共享乘积项外可使用并联扩展乘积项实现复杂逻辑函数。此时，最 多允许20个乘积项直接传送到逻辑宏单元的“或”逻辑中，其中5个乘 积项是由宏单元本身提供的，15个并联扩展项是从同一个LAB中相邻宏 单元借用的