(4)DRAM控制器 刷新地址 计数器 地址总线 地址多行列地址 路开关 RAS CPU 刷新 DRAM 仲裁 定时器电路 控制信号CAS存储器 发生器 读/写 图4.17DRAM控制器结构框图
(4) DRAM控制器 地址总线 刷新地址 计数器 地址多 路开关 行列地址 刷新 定时器 仲裁 电路 控制信号 发生器 读/写 RAS CAS WR DRAM CPU 存储器 图4.17 DRAM控制器结构框图
(5)新型DRAM芯片 DRAM具有存储密度大、功耗小、成本低等优点, 由于它需要定时刷新,对其工作速度有较大影响。 ① EDRAM( Enhanced dram)(图418) EDRAM在动态芯片上集成了一个小容量SRAM缓冲 器,可以存放前一次读出的一整行元素内容,共2048 位(512个4位组)。 刷新可以和读写并行操作,使芯片不能读写的时间减 至最低程度。此外,从SRAM缓冲器读出数据的通路 与写入数据的通路各自独立
(5) 新型DRAM芯片 • DRAM具有存储密度大、功耗小、成本低等优点， 由于它需要定时刷新，对其工作速度有较大影响。 ① EDRAM（Enhanced DRAM)(图4.18) • EDRAM 在动态芯片上集成了一个小容量SRAM缓冲 器，可以存放前一次读出的一整行元素内容，共2048 位（512个4位组）。 • 刷新可以和读写并行操作，使芯片不能读写的时间减 至最低程度。此外，从SRAM缓冲器读出数据的通路 与写入数据的通路各自独立
列地址允许 (A0-A8) 列地址寄存器 列地址译码_ 512×4SRAM 读允许 Ⅰ/0控制 地址 11位比较器 前次读出的行 和 片选 数据锁存 写允许 上次读行地址 DRAM读写 数据 行地址(A9-A19 (DO-D3) 行地址锁存器 R/W 行地址和 地DM矩阵 Refresh 刷新控制 址2048×52 ×4 码 图4.18 EDRAM结构框图
列地址允许 列地址寄存器 11位比较器 上次读行地址 列地址译码 512×4 SRAM 前次读出的行 DRAM读写 I/O控制 和 数据锁存 地址 行 地 址 译 码 DRAM矩阵 2048×512 ×4 行地址锁存器 行地址和 刷新控制 读允许 片选 写允许 数据 (D0-D3) R/W Refresh (A0-A8) 行地址(A9-A19) 图4.18 EDRAM结构框图
2 SDRAM(SynchronouS DRAM) 传统DRAM与处理机之间采用异步方式交换数据。 SDRAM的读写和处理机一样受系统时钟控制,将处 理机或其它主设备发出的地址和控制信息锁存起来, 经一定数量的时钟周期后,给出响应。 SDRAM采用成组传送的工作方式,对顺序访问那些 与第一次访问的信息在同一行(ROW)的数据时特 别有用。 SDRAM内部采用双存储体结构,极大地改善了片内 存取的并行性;设有 SDRAM的工作方式寄存器
② SDRAM（Syncnronous DRAM） • 传统DRAM与处理机之间采用异步方式交换数据。 • SDRAM的读写和处理机一样受系统时钟控制，将处 理机或其它主设备发出的地址和控制信息锁存起来， 经一定数量的时钟周期后，给出响应。 • SDRAM采用成组传送的工作方式，对顺序访问那些 与第一次访问的信息在同一行（ROW）的数据时特 别有用。 • SDRAM内部采用双存储体结构，极大地改善了片内 存取的并行性； 设有SDRAM的工作方式寄存器
DQ.-DQ 数据输出 数据输入 CLK 缓冲器 缓冲器 控制逻辑 行 Bank a 译 DRAM 器(2M×8)|缓冲器 工作方式 寄存器 组计数器斗列译码器 列地址 锁存 行多路器 ks Bank B 码 DRAM 行地址 锁存 器(2M×8)|缓冲器 刷新 计数器 图4.19 SDRAM内部逻辑示意图
CKE CLK CS DQM WE CAS RAS A11 控制逻辑 工作方式 寄存器 列地址 锁存 行地址 锁存 刷新 计数器 组计数器 列译码器 行多路器 行 译 码 器 Bank A DRAM (2M×8) 行 译 码 器 Bank B DRAM (2M×8) 数据输出 缓冲器 数据输入 缓冲器 缓冲器 缓冲器 DQ0 -DQ7 图 4.19 SDRAM 内部逻辑示意图