行地址,行地址应在RAS有效前的ts有效,并要保持一段时间(≥ta)。 刷新操作是按行(2116每行128个存储元)进行,对于2116来说,共有128行,可由 7位的二进制计数器顺序产生刷新的行地址 刷新周期和存储周期时间相同。 4.动态存储器的刷新 由于MoS动态存储元是以电荷形式存储信息的,栅极电容会缓慢放电,为维持所存信 息,需定时补充电荷,这就是刷新 读出过程是补充电荷(刷新)的过程,但访问的随机性不能保证定期按序的刷新。 刷新周期:2ms,4ms或8ms (1)DRAM的刷新方式 ①集中刷新方式:刷新操作集中进行。 例:对128×128矩阵存储器刷新 点:存储器系统的读写周期接近于存储器件的读写周期,速度快。 读冂写或维持 刷新 读/写或维持 tc ctmtc (随机) 3872周期(1936μs) 128周期(64μs) (a)集中刷新方式 系统周 期序号(0) (127) (128) (130) 刷新间隔128个系统周期(128um) (b)分散刷新方式 3.14三种刷新方式的时间分配 缺点:刷新期间不能进行读/写(死时间),增加存储管理困难
行地址，行地址应在 RAS 有效前的 有效，并要保持一段时间 ASR t ( ) AH ≥ t 。 刷新操作是按行（2116 每行 128 个存储元）进行，对于 2116 来说，共有 128 行，可由 7 位的二进制计数器顺序产生刷新的行地址。 刷新周期和存储周期时间相同。 ４．动态存储器的刷新 由于ＭＯＳ动态存储元是以电荷形式存储信息的，栅极电容会缓慢放电，为维持所存信 息，需定时补充电荷，这就是刷新。 读出过程是补充电荷（刷新）的过程，但访问的随机性不能保证定期按序的刷新。 刷新周期：2ms，4ms 或 8ms。 (1)ＤＲＡＭ的刷新方式 ① 集中刷新方式：刷新操作集中进行。 例：对 128×128 矩阵存储器刷新 设 TMC=0.5us 优点：存储器系统的读写周期接近于存储器件的读写周期，速度快。 系统周 期序号 （0） （1） （2） （126） （127） （128） （129） （130） W/R REF W/R REF W/R REF W/R REF W/R REF W/R REF W/R REF W/R REF X 0 Y 1 Z 2 S 126 T 127 U 0 V 1 W 2 tM TR tC 刷新间隔 128 个系统周期（128μm） ( b )分散刷新方式 读/写或维持 刷新 周期序号 地址 序号 （随机） 0 tC tC tC tC tC tC tC tC 1 2 3870 3871 3872 3873 3999 0 1 X Y Z V W 0 1 127 读/写或维持 刷新序号 3872 周期（1936μs） 128 周期（64μs） 刷新间隔（2ms） ( a )集中刷新方式 W/R W/R W/R W/R REF W/R W/R W/R W/R REF tC tC μs 0.5 μs 0.5 μs 0.5 15.5μs 15.5μs 图 3.14 三种刷新方式的时间分配 缺点：刷新期间不能进行读/写（死时间），增加存储管理困难
死时间率D=刷新周期数总的周期数 上例D=128/(3872+128)=3.2% ②分散刷新方式:在每次读/写后都进行一行的刷新操作 优点:不存在死时间 缺点:刷新占时多,降低存储系统速度。 ③异步刷新方式:在行刷新的间隔时间里按序进行一列的刷新操作。 可安排在不读不写时进行 平均行刷新时间 IMEAN=2000u128=155(us) 刷新地址 优点:不存在死时间,刷新占时少。 计数器 地址多地址 址总线 缺点:控制线路复杂 CPU DRAM 2)DRAM控制器 ①地址多路开关:完成行列地址转换 发生器国 ②刷新定时器:用于提供刷新请求。 ③刷新地址计数器:提供刷新地址,如 图3.15DRAM控制器的逻辑框图 Mb,9位计数器0~511 ④仲裁电路:裁定CPU访存请求和刷新请求同时发生时的优先权 ⑤定时发生器:产生DRAM需要的RAS、CAS和WE信号 5.新型DRAM芯片 1) EDRAM芯片( chanced DRAM)又称增强型DRAM芯片。 它是在DRAM芯片上集成了一个小容量的SRAM缓冲器,如图3.16所示。图中 所示为1M×4位的 EDRAM芯片结构框图,有两部分的存储体:一是容量为1M×4位 的DRAM;二是容量为512×4位的SRAM。 刂地址允许 (Ao"As 读命令 列地址寄存器 列地址译码 512X4 SRAM O控制片选 l1位比较器 前次读出的行 行列地址 数据锁存写命令 上次读行地址 DRAM读写 D0~D3) 行地址(A~Ap 行地址锁存器 行选通 地|DRAM矩阵 行地址和刷新 址2048×512 Refresh 图3.16 EDRAM结构框图
死时间率 D=刷新周期数/总的周期数 上例 D=128/(3872+128)=3.2% ② 分散刷新方式：在每次读/写后都进行一行的刷新操作。 优点: 不存在死时间。 缺点: 刷新占时多，降低存储系统速度。 ③异步刷新方式：在行刷新的间隔时间里按序进行一列的刷新操作。 * 可安排在不读不写时进行 平均行刷新时间 TMEAN=2000us/128=15.5(us) CPU 刷新地址 计数器 地址多 路开关 刷新 定时器 仲裁 电路 定时 发生器 DRAM 地址 总线 地址 读/写 CAS WR RAS 图 3.15 DRAM 控制器的逻辑框图 优点: 不存在死时间，刷新占时少。 缺点: 控制线路复杂 （２）DRAM 控制器 ① 地址多路开关：完成行列地址转换。 ②刷新定时器：用于提供刷新请求。 ③ 刷新地址计数器：提供刷新地址，如 1Mb，9 位计数器 0～511 ④ 仲裁电路：裁定 CPU 访存请求和刷新请求同时发生时的优先权 ⑤ 定时发生器：产生 DRAM 需要的 RAS 、CAS 和WE 信号 5．新型 DRAM 芯片 （1） EDRAM 芯片（Enhanced DRAM）又称增强型 DRAM 芯片。 它是在 DRAM 芯片上集成了一个小容量的 SRAM 缓冲器，如图 3.16 所示。图中 所示为 1M×4 位的 EDRAM 芯片结构框图，有两部分的存储体：一是容量为 1M×4 位 的 DRAM；二是容量为 512×4 位的 SRAM。 数据 （D0～D3） 列地址寄存器 11 位比较器 上次读行地址 行地址锁存器 行地址和刷新 控制 列地址译码 512×4 SRAM 前次读出的行 DRAM 读写 行地址译码 DRAM 矩阵 2048×512 ×4 I/O 控制 和 数据锁存 图 3.16 EDRAM 结构框图 列地址允许 行列地址 A0～A19 行选通 RAS Refresh 行地址（A9～A19） （A0～A8） 读命令 片选 写命令
SRAM 0 510 511 XXXX XXXX XXXX XXXX 列0 51051 XXXXⅹXXX XXXⅩ|XXXX 行2047xxx×xxx XXXX XXXX ①构成:在DRAM芯片上再集成一个小容量的SRAM( Cache)。 例:1M×4位 EDRAM,芯片中还有512×4位SRAM。 ②.工作原理 lM×4=2048×512×4 A19~A0=A19~A9A8~A0 读出时 由A19~A9这11位行地址把指定行的512×4位数据同时读取到SRAM中,将访 存地址A8~A0送到地址锁存器。 b.当读命令信号有效的时,由A8~A0选取SRAM中4位数据经D0~D3输出。 c.下次发生同一行地址的读出时,则可以在SRAM中读出,可出现一行数据连续读出 即猝发式读取。 例如:要把A,~A=35600-357FFH共512个数据传送至另一个存储区,由于这512 个4位数据是用行地址A9~4=00110101011从DRAM读出的整行数据,只是第一个4位 数据才要经DRAM读出,以后的511个数据都可直接从SRAM中读取,这种从SRAM连续读 出称为猝发式读取。 结论:可见 EDRAM芯片对成块数据的传送极有用。 ③. EDRAM的优点。 a.实现猝发式读出一速度快 b.在SRAM读出时可对DRAM刷新 c.允许在写操作完成的同时来启动同一行的读操作。 (2) SDRAM芯片 SDRAM( Synchronous DRAM)是同步动态随机存取存储器。 特点:①具有锁存主设备(如CPU)的访存地址和控制信息
SRAM 0 1 510 511 XXXX XXXX ………… XXXX XXXX 列 0 1 DRAM 510 511 XXXX XXXX …………….. XXXX XXXX XXXX XXXX …………….. XXXX XXXX XXXX XXXX …………….. XXXX XXXX 行 0 1 行 2047 ① 构成：在 DRAM 芯片上再集成一个小容量的 SRAM（Cache）。 例：1M×4 位 EDRAM，芯片中还有 512×4 位 SRAM。 ②. 工作原理 1M×4＝2048×512×4 A19 ～A0 = A19～A9 A8～A0 读出时： a.由 A19 ～A9 这 11 位行地址把指定行的 512×4 位数据同时读取到 SRAM 中，将访 存地址 A8～A0 送到地址锁存器。 b.当读命令信号有效的时，由 A8 ～ A0 选取 SRAM 中 4 位数据经 D0～D3 输出。 c. 下次发生同一行地址的读出时，则可以在 SRAM 中读出，可出现一行数据连续读出 即猝发式读取。 例如：要把 =35600 ~ AA 019 H—357FFH共 512 个数据传送至另一个存储区，由于这 512 个 4 位数据是用行地址 =00110101011 从DRAM读出的整行数据，只是第一个 4 位 数据才要经DRAM读出，以后的 511 个数据都可直接从SRAM中读取，这种从SRAM连续读 出称为猝发式读取。 ~ AA 919 结论：可见 EDRAM 芯片对成块数据的传送极有用。 ③.EDRAM 的优点。 a. 实现猝发式读出－速度快 b. 在 SRAM 读出时可对 DRAM 刷新 c. 允许在写操作完成的同时来启动同一行的读操作。 b (2)SDRAM 芯片 SDRAM（Synchronous DRAM）是同步动态随机存取存储器。 特点：① 具有锁存主设备（如 CPU）的访存地址和控制信息；
②在成组数据传送了第一个数后,不再需要地址建立和行、列预充电的时间 就能连续快速地输出一组数据。 00~DO 数据输出缓冲器 数据输入缓冲器 控制逻辑 RAS 行译码 ank A dram 工作方式寄存器 组计数器 列译码器 列地址 行多路器 厅译码 器 Bank B dram 行地址 (2M×8) 图3.17 SDRAM内部逻辑示意图 (3) RDRAM芯片( RambuS dram 特点:①通过专用的 RDRAM总线传送数据(不用RAS,CAs,W和CE信号) ②采用异步成组数据传输协议,在开始传送时需要较大存取时间(例如48ns), 以后可达到500Mb/s。 ③在脉冲的双沿(上升、下降沿)传输等同于工作频率的加倍一速度快。 33半导体只读存储器和闪速存储器 只读存储器ROM:工作时只能读出信息,而不能写入信息的存储器 优点:非易失性,可靠性高。 3.3.1掩膜只读存储器MOM AROM( Mashed rom):只读存储器,存储的信息是由生产厂家在掩膜工艺过程中 入”,用户不能修改
② 在成组数据传送了第一个数后，不再需要地址建立和行、列预充电的时间， 就能连续快速地输出一组数据。 控制逻辑 数据输出缓冲器 数据输入缓冲器 Bank A DRAM (2M×8) 行译码 器 缓冲器 Bank B DRAM (2M×8) 行译码 器 缓冲器 组计数器 列译码器 工作方式寄存器 列地址 锁存 行地址 锁存 刷新 计数器 行多路器 DQ0～DQ7 图 3.17 SDRAM 内部逻辑示意图 CKE CLK CS DQM WE CAS RAS ALL （3） RDRAM 芯片 (Rambus DRAM) 特点：① 通过专用的 RDRAM 总线传送数据（不用 RAS ，CAS ，WE 和CE 信号）。 ② 采用异步成组数据传输协议，在开始传送时需要较大存取时间（例如 48ns）， 以后可达到 500Mb/s。 ③ 在脉冲的双沿（上升、下降沿）传输等同于工作频率的加倍－速度快。 3.3 半导体只读存储器和闪速存储器 只读存储器 ROM： 工作时只能读出信息，而不能写入信息的存储器。 优点：非易失性，可靠性高。 3.3.1 掩膜只读存储器 MROM MROM（Mashed ROM）：只读存储器，存储的信息是由生产厂家在掩膜工艺过程中“写 入”，用户不能修改