“1”态:T1截止,T2导通,即A点为高电位,B点为低电位 “0”态:T1导通,T2截止,即B点为高电位,A点为低电位。 一个双稳态触发器只能处于其中的一种稳定状态,它取决于最近一次的写入信息。 3.动态M0S存储器 (1)存储机理 用电容存储电荷的多少表示“1”和“0”,信息可以维持一定时间。 四管动态存储元 “1”态:C2充电至高电位,C1无充电为低电位。 0”态:C1充电至高电位,C2无充电为低电位。 单管动态存储元 构成:一个管子T和电容C。 破坏性读出:读“1”时电容放电,“1”状态被破坏,称破坏性读出,为维持原存的信 息不变(运行程序必须的环境),需重写。 323半导体存储器芯片的组织 1地址译码驱动 按指定地址访问主存储器是冯·诺依曼计算机的主要工作特点,主要是通过译码电路来实现。 (1)一维地址译码方式 存储器芯片分成2个字,每个字长b位,阵列的每一行对应一个字,共用一根字选择线 W(i=0~(2"-1),每一列对应不同字相同位权的位,有两根共用的位线D、D与之相连 只用一组n位地址译码器对2个字译码
“1”态：T1截止，T2导通，即A点为高电位，B点为低电位。 “0”态：T1导通，T2截止，即B点为高电位，A点为低电位。 一个双稳态触发器只能处于其中的一种稳定状态，它取决于最近一次的写入信息。 3．动态 MOS 存储器 （1）存储机理: 用电容存储电荷的多少表示“1”和“0”，信息可以维持一定时间。 四管动态存储元 “1”态： C2 充电至高电位， C1 无充电为低电位。 “0”态： C1 充电至高电位， C2 无充电为低电位。 单管动态存储元 构成：一个管子 T 和电容Ｃ。 破坏性读出：读“1”时电容放电，“1”状态被破坏，称破坏性读出，为维持原存的信 息不变（运行程序必须的环境），需重写。 3.2.3 半导体存储器芯片的组织 1.地址译码驱动 按指定地址访问主存储器是冯•诺依曼计算机的主要工作特点，主要是通过译码电路来实现。 （1） 一维地址译码方式 存储器芯片分成 2n 个字，每个字长b位，阵列的每一行对应一个字，共用一根字选择线 Wi( i =０～(2n -1))，每一列对应不同字相同位权的位，有两根共用的位线DJ、DJ 与之相连， 只用一组ｎ位地址译码器对 2n 个字译码
读写电路 读写电路 读写电路 图3.5字结构或单译码方式RAM 优点:结构简单。 缺点:当芯片容量增大时,译码器的复杂性按指数规律增加。 一维地址译码适合容量小的场合。 (2)二维地址译码的位选方式 把n位地址划分为行n和列n两组,通过行、列两个译码器译码,分别选择行驱动线 X和列驱动线Y,如图3.6所示。行线X与列线Y交点的存储元即为被选的存储元。 A 32×32位 D D T 读写 Y地址译码器 图3.6二维地址的位选方式 由X地址译码选中的行和由Y地址译码选中的列之交点的存储元就是被选中的存储元 可进行读/写操作。 用b片同样芯片并联组成b位字长的存储器 优点:地址译码器的结构简单,节省驱动器和译码线数量 缺点:同一存储单元的各二进制位分布在不同的芯片上,即每个存储芯片只能提供该单
优点：结构简单。 缺点：当芯片容量增大时，译码器的复杂性按指数规律增加。 一维地址译码适合容量小的场合。 （2）二维地址译码的位选方式 把ｎ位地址划分为行 n 和列 两组，通过行、列两个译码器译码，分别选择行驱动线 X x y n i和列驱动线YJ，如图 3.6 所示。行线Xi与列线YJ交点的存储元即为被选的存储元。 由X地址译码选中的行和由Y地址译码选中的列之交点的存储元就是被选中的存储元。 可进行读/写操作。 用 b 片同样芯片并联组成 b 位字长的存储器。 优点：地址译码器的结构简单，节省驱动器和译码线数量。 缺点：同一存储单元的各二进制位分布在不同的芯片上，即每个存储芯片只能提供该单 ～～ 读写 电路 X ～～ Y 地 址 译 码 器 32×32 位 ～～ X0 X31 A0 A1 A2 A3 A4 图 3.6 二维地址的位选方式 ～～ ～～ ～～ Y0 A5 D Y31 A6 A7 A8 A9 D D D D 写 读 选 地 址 译 码 器 ～～ ～～ 读写电路 D1 D1 ～～ ～～ D7 读写电路 ～～ ～～ ～～ D0 D0 读写电路 D0 ～～ ～～ 字 1 位 1 W0 W1 W63 D7 D1 A0 A1 A2 A3 A4 图 3.5 字结构或单译码方式 RAM A5 字线 地址 64 1
元的一个二进制位 (3)二维地址译码的字选方式 这是一维地址译码与二维地址译码位选方式二者的结合 例:芯片存储容量为W(字)×b(位)=1024×4位, 将该容量变为64×16×4位,即64个字,每个字s×b=16×4位。 n=n+n2=6+4,n1=log2/s) 1024 6, n,=log, S=log2 16=4 16 读/写时,地址n由行译码器选中一行,n2由列译码器选中一列(b位)。 优点:既避免了一维地址译码方式中译码复杂的缺点,又克服了二维译码位选方式的缺点 使一个字的b位同在一个芯片之内。 2.静态SRAM芯片 (1)SRAM芯片的构成 由存储体、地址译码驱动电路、读写电路和控制电路等组成。 64x64=4096 存储矩阵 IO电路 输出驱动 Y译码器 控制电路 地址反相器(6) 下,,, 图3.8静态MOS存储器结构框图 存储体在 MOS SRAM芯片的存储体是由静态存储元按行、列排列的阵列结构组 地址译码驱动一个芯片的4096个存储单元需有12位的二进制地址码(2=4096, 通过二维地址译码选择一个存储元。 I/o电路用以控制被选中的存储元读出或写入,并具有信号放大的功能。 片选与读/写控制电路被选中(片选信号有效)芯片在读/写信号的控制下,由片
元的 3）二维地址译码的字选方式 址译码位选方式二者的结合。 Ｗ（字）×ｂ（ 该容量变为 64×16×4 位，即 64 个字，每个字ｓ×ｂ＝16×4 位。 一个二进制位。 （ 这是一维地址译码与二维地 例：芯片存储容量为 位）＝1024×4 位， 将 n=n1+n2＝6＋4， ( ) 6 16 1024 /log log 1 = 2 swn = 2 ⎟ = ⎠ ⎞ ⎜ ⎝ ⎛ ， 416loglog 2 = 2 Sn 2 == ， 行，n2由列译码器选中一列（b位）。 优点： 了 维地址译 方 中 复杂的缺点，又克服了二维译码位选方式的缺点， 使一个字的 b 位同在一个芯片之内。 2．静态 SRAM 芯片 体是由 储元按行、列排列的阵列结构组 成。 4096 个存储单元需有 12 位的二进制地址码 读/写时，地址n1由行译码器选中一 既避免 一 码 式 译码 （１）ＳＲＡＭ芯片的构成 由存储体、地址译码驱动电路、读写电路和控制电路等组成。 存储体 在ＭＯＳ ＳＲＡＭ芯片的存储 静态存 地址译码驱动 一个芯片的 ( 40962 ) 12 = ， 通过二维地址译码选择一个存储元。 Ｉ／Ｏ 控制被选 片选与读／写控制电路 被选中（片选信号有效）芯片在读／写信号的控制下，由片 电路 用以 中的存储元读出或写入，并具有信号放大的功能。 1 2•••• • • • • • • • • 地址反相器 6） （ X 译码器 驱动器 64ⅹ64=4096 存储矩阵 I/O 电路 Y 译码器 地址反相器（6） 2 • • • • 1 1 A0 A1 2 • • • • A5 64 64 输出驱动 控制电路 1•••• 64 输出 输入 64 •••• 读/写 片选 A6 A7 A11 图 3.8 静态 MOS 存储器结构框图
内的译码驱动电路确定被选的存储单元进行读/写操作。 输出驱动电路用三态输出缓冲器对被选中芯片的输出信号加以驱动 (2)SRAM芯片实例 Intel 2114(SRA M):1K×4位,排 A4 成64×16×4即64×64存储矩阵,片内 64x64存储矩阵 需地址线10位(4-A0),其中6根 (43-43)用于行译码,余下的4根用于 A 列译码,产生64/4条选择线。 列O电路 CS-片选信号 列选择 I/O3=4 WE-写读控制信号 故有:C=,E=-写入 Ag Al Az Ag H-读出 dd 3.动态DRAM芯片 图3.102114逻辑结构框图 (1)DRAM芯片实例 1)2116(DRAM)芯片逻辑结构 ①存储元按行列排列成存储体(128×128) ②行、列地址分时进入行、列地址锁存器 RAS一接收行地址(A4-A)的选通信号 CAS一接收列地址(A13-A)的选通信号 地址复用的目的:减少存储芯片的外部引线 ③读出放大器: ④输入和输出锁存器 暂存要写入或读出的一位数据。 写读控制信号只有一个WE,当WE为低电平时可写入,WE为高电平时读出 32×128存储元 64条选择线的 译码器 32×128存储 输出锁 28个输出放大器 存器和 爰冲器 的译码器和IO 32×128存储元 输入数据锁存器 64条选择线的 128个输出放大器 写命令锁存器 详码器「32×12存储元 7位行地7位列地 止锁存器址锁存器 发生器 发生器 RAS
内的译码驱动电路确定被选的存储单元进行读／写操作。 输出驱动电路 用三态输出缓冲器对被选中芯片的输出信号加以驱动。 （２）ＳＲＡＭ芯片实例 Intel 2114(SRAM)：1Ｋ×4 位，排 64×16×4 即 64×64 存储矩阵，片内 需地址线 10 位 ，其中６根 根用于 译码，产生 64／4 条选择线。 A3 成 ( ) − AA 09 ( ) − AA 38 用于行译码，余下的４ 列 ⎩ ⎨ ⎧ − − ＝ , WELS = E −写读控制信号 CS −片选信号 读出 故有： H C W ３．动态ＤＲＡＭ芯片 （１）ＤＲＡＭ芯片实例 1）2116 (ＤＲＡＭ)芯片逻辑结构 ① 存储元按行列排列成存储体(128×128) ② 行、列地址分时进入行、列地址锁存器 L 写入 RAS －接收行地址 的选通信号 ( ) − AA 06 CAS －接收列地址 的选通信号 地址复用的目的：减少存储芯片的外部引线。 ③ 读出放大器： ④ 输入和输出锁存器 暂存要写入或读出的一位数据。 写读控制信号只有一个 ( ) − AA 713 WE ，当WE 为低电平时可写入，WE 为高电平时读出。 行选择 A4 A5 A6 A7 A8 64ⅹ64 存储矩阵 输入数 据控制 I/O1 I/O2 I/O3 I/O4 列 I/O 电路 列选择 A0 A1 A2 A9 • VCC • • • • • GND • • • • • • CS WE 图 3.10 2114 逻辑结构框图 I/O RAS CAS AB o …… 64 条选择线的 译码器 32×128 存储元 128 个输出放大器 32×128 存储元 128个输出放大器 的译码器和I/O门 64 条选择线的 译码器 32×128 存储元 128 个输出放大器 32×128 存储元 输出锁 存器和 缓冲器 DOUT 输入数据锁存器 写命令锁存器 DIN WE 时 钟 发生器 （2） 时 钟 发生器 （1） 7 位行地 址锁存器 7 位列地 址锁存器 AB 6B I/O BB 15
2)2116DRAM的读周期、写周期和刷新周期 tRc一读周期时间 tcAs-CAS脉冲宽度 tcs-读命令建立时间 tRcH—读命令保持时间 too数据输出保持时间 DouT 数据输出有 (a)读周期 CAS twp一写命令脉冲宽度 tw一从RAS无效到写命 Lcw一从CAs无效到写命 tDs写入数据建立时间 (b)写周期 图3.12读、写周期时序图 2)读周期2116芯片读周期的波形示于图3.12(a)。 3)写周期2116芯片读周期的波形示于图312(b)。 4.刷新周期为2ms 刷新周期2116是动态存储器,其刷新周期是2ms,即每个存储元必须在2ms之内刷 新一次 2116的刷新周期波形如 图3.13所元 刷新时,RAS为低电平 且宽度不小于las,而CAS 为高电平,另外,为正确接收 - taH 图3.13只用RAS的刷新周期
（２）2116ＤＲＡＭ的读周期、写周期和刷新周期 WE CAS 数据输出有效 tRAS tRCL tCAS tASR tAH tRC tASC tAH tRCS tRCH tCAC tDOH tRAC (a)读周期 地址 tRC 读周期时间 tRAS RAS DOUT 数据 RAS 脉冲宽度 tCAS CAS 脉冲宽度 tRCS 读命令建立时间 tRCH 读命令保持时间 tDOH 数据输出保持时间 无效到写命 WE CAS tRAS tRCL tCAS tWC (b)写周期 地址 写周期时间 RAS DIN 数据 RAS 写命令保持时间 写命令脉冲宽度 写入数据建立时间 tDH 数据输出保持时间 tWCH tWP tDS tDH tRWL tCWL tWC tWCH tWP tRWL 从 令开始的时间 tDS 图 3.12 读、写周期时序图 tCWL 从CAS 无效到写命 2）读周期 2116 芯片读周期的波形示于图 3.12（ａ）。 3).写周期 2116 芯片读周期的波形示于图 3.12（b）。 4).刷新周期为 2ms 刷新周期 2116 是动态存储器，其刷新周期是 2ms，即每个存储元必须在 2ms 之内刷 新一次。 CAS 地址 RAS tRCP tASR tCH tAH 2116 的刷新周期波形如 图 3.13 所示。 刷新时， RAS 为低电平 且宽度不小于 ，而 RAS t CAS 为高电平，另外，为正确接收 图 3.13 只用 RAS 的刷新周期